并行级连码设计方法的研究

摘要：本文在引入了分组码的一些基本概念之后，利用等价分组码分析了并行级连卷积码 (’rurbo码)的性能，指出为了使并行级连码发挥最佳性能，应采用反馈卷积码作为成员码，在这 种情况下，误码率同交织器长度的倒数(1／Ⅳ)成正比。这些结论为进一步构造性能优良的好 码提供了理论指导。     

并行级连网格编码调制技术研究

本文介绍了一种融合网格编码调制技术和并行级联卷积码技术的编译码方案--并行级联网格编码调制,并对该方案进行了模拟和性能分析.     

带有并行分支的级连网格空时码研究

系统研究了带有并行分支的级连网格空时码,提出通过减少网格空时码状态数,来降低串行级连空时编码系统编译码复杂度的方案．给出级连空时码的设计方法,包括带有并行分支的网格空时码的设计以及对应外码的和交织器的选择．利用联合界的概念,分析其在准静态衰落信道下的性能．仿真显示,带有并行分支的级连网格空时码,不仅可有效地降低系统编译码复杂度,同时还具有较好的抗衰落性能．     

分块并行Turbo码译码算法的研究

Turbo码译码采用迭代译码思想,译码时延较大是其应用于实时性要求较高的通信系统中的一大障碍.为了减少译码计算的时延,利用递推迭代的思想,给出一种分块并行译码的方法,即将接收的整个码字分成若干子块,各子块进行并行处理,其中各子块的前后向递推公式的初始值由相邻子块的前一次迭代译码的边界计算值传递.实验仿真结果表明这种并行译码方法可以取得较好的译码性能,在硬件实现方面可以大大降低译码计算复杂度和时延,从而降低整个Turbo码译码时延.     

级连网格空时码性能分析

分析了影响级连STCM（Space-Time Coded Modulation）性能的几个因素，研究了级连STCM在不同信道环境下的性能，指出基于传统最小化误帧率原则优化的STCM编码方式并不适合级连，通过3GPP环境下的仿真与级连STTD（Space-Time Transmit Diversity）进行了比较，得出级连STCM将会比级连STTD有更好的性能。     

无线局域网中Turbo码的应用研究

通过分析无线局域网中数据传输的特点,对Turbo码编码和译码方案进行适合于WLAN的改进,设计出无线局域网中Turbo码编译码器的实现方案．通过计算机仿真研究相关参数的变化对Turbo码性能的影响,并与传统WLAN中应用广泛的卷积码进行性能比较,仿真结果表明,利用Turbo码编码技术能够较大地提高无线局域网传输性能．     

Turbo码的性能分析

本文提出了从理论上分析Turbo码性能的一种方法，提出了从距离谱的观点对Turbo码进行分析，解释了为什么Turbo码有接近Shannon限的性能，分析了地板效应产生的原因，提出了降低地板效应的途径。     

一种新型面向分组Turbo码的研究

传统Turbo码在接近山依限仍具有优异的纠错性能,但其译码延迟较大,不能满足通信系统实时性的要求．为了降低延迟,适应通信系统的实时性要求,该文提出一种以分组码为子码,构造新型的Turbo码的编译码方法,并对这种新型Turbo码进行了大量的性能仿真．仿真结果表明,在交织长度较短的条件下,该新型Turbo码随迭代次数增加收敛较快,大大提高了Turbo码译码速度．这种新方法能够有效地降低Turbo码的译码延迟,它的出现能够进一步满足通信系统实时性的需要,从而扩展Turbo码的应用范围．     

RS—BCH级连码的错误概率及其性能估算

本文研究了RS-BCH级连码的译码错误概率,估算了其在加性白噪声高斯信道(AWGN)、内译码器分别采用硬判决和软判决译码时的性能。     

基于并行预测控制的Turbo码译码结构

提出一种基于并行预测控制的Turbo码译码结构. 通过建立预测控制模块(PCA)来预测分量译码器第n+1次的译码外部信息值. 相比于传统的并行译码方案,基于PCA模块的PPC-Turbo结构可以降低译码算法的复杂度,并减少译码时延. 通过对单次外部信息值预测（6～9次）及复次外部信息值预测（6+8、7+9次）,对比了外部信息预测的变化趋势及不同帧长（1?024、512、256、128、64帧）情况下的译码时延,验证了译码时延的减少. 在帧长为1?024、信噪比为0～2?dB时,对译码器2第6～8次的外部信息进行了单次预测,比较了PPC-Turbo与Turbo的误比特率(BER)性能,结果表明,两者的BER非常接近,预测控制模块可以代替分量译码器的一次译码迭代.     

串行级联码的改进译码设计和SOVA算法

为了提高采用短交织器的串行级联卷积码在低级迭代译码时的性能 ,将对数最大似然算法的译码结构引入传统的SOVA中以增强其在短交织时延时的性能 .由于对数最大似然算法和SOVA算法的结合避免了对最大路径中每步度量的更新 ,该算法也对低时延要求有所贡献 .对几种串行级联卷积码仿真的结果表明改进的译码器能在短帧交织时获得满意的性能 .改进的串行级联卷积码的译码算法和设计适用于高比特率低时延的通信系统 .     

并行级联空时格码与Hybrid ARQ联合纠错研究

对并行级联空时格码(PC-STTC)与hybrid ARQ协议联合纠错方案的性能进行了研究.提出了并行级联空时码与hybid ARQ结合的方案,采用turbo迭代译码方式,对于重发帧采用编码合并与最大比例合并(MRC)分集结合.通过monte carlo仿真,研究该方案在准静态平坦Rayleigh信道和平坦快衰落Rayleigh信道下的性能,并与另外两种方案进行吞吐效率对比.     

光传输系统中一种新颖超强FEC级联码的研究

基于级联码对光传输系统中级联码特性和ITU-T G.975.1中两种超强前向纠错（Super-FEC）码型进行分析后,提出了光传输系统中FEC码型的主要构造方法并构造了一种适用于光传输系统中的新颖RS(255,239)+ BCH(2040,1930)级联码。仿真表明该级联码与ITU-T G.975.1中RS(255,239)+CSOC(k0/n0=6/7,J=8)码相比较,具有更低的冗余度和更好的纠错性能,并且在经过三次迭代、误码率（BER）为10-12时其净编码增益（NCG）比ITU-T G.975.1中BCH(3860,3824)+BCH(2040,1930)码和RS(255,239)+CSOC(k0/n0=6/7,J=8)码要分别大0.45dB和0.48dB,因而它更适用于超长距离、超大容量和超高速的光传输系统。     

级联编码迭代接收技术的研究

阐述了一种在信道编码与空时编码级联下接收端采用Turbo迭代机制进行接收的系统方案,给出了具体的迭代译码算法和步骤,并在相同的频谱利用率下进行了性能比较仿真,仿真结果说明级联Turbo码的空时编码系统比不级联空时编码系统能够提供更大的编码增益;在接收端采用Turbo迭代结构接收的级联接收系统比一般的级联接收系统具有更佳的误码性能。     

光传输系统中的新颖超强FEC级联码

基于级联码对光传输系统中级联码特性和ITU-T G.975.1中2种超强前向纠错（Super-FEC）码型进行分析后,提出了光传输系统中FEC码型的主要构造方法并构造了一种适用于光传输系统中的新颖RS(255,239)+BCH(2?040,1?930)级联码. 仿真结果表明,该级联码与ITU-T G.975.1中RS(255,239)+CSOC(k0/n0=6/7,J=8)码相比较,具有更低的冗余度和更好的纠错性能,并在经过3次迭代、误码率为10-12时其净编码增益（NCG）比ITU-T G.975.1中BCH(3?860,3?824)+BCH(2?040,1?930)码和RS(255,239)+CSOC(k0/n0=6/7,J=8) 码要分别大045?dB和048?dB,且比RS(255,239)大281?dB,更适用于光传输系统.     

卫星ATM网络应用RS和Turbo级联码的仿真分析

为适应卫星ATM传输提出了RS(Reed Solomon)码和Turbo码的级联码.RS码是线性分组码中纠突发错误能力最强、效率最高的编码,广泛地被卫星通信信道采用;而Turbo码是新近提出的,可以接近香农限的卓越编码方案,它使用2个反馈递归系统卷积(Recursive Systematic Convolutional,RSC)码组成的码;校验位删减成要求的码率.卫星ATM的标准[TIA/EIA/IS-787]中规定,前向纠错码(Forward Error Correction,FEC)采用动态和适当的RS编码.用RS和Turbo级联码代替了RS码.仿真结果表明,RS和Turbo级联码的性能比同样码率的RS和Convolutional的级联码在一定信噪比下有大约1dB的增益.     

分组码的块内卷积交错编码

文章在分组码卷积交错编码的基础上，提出了一种分组码的块内卷积交错编码实现方案，并结合编码实例讨论了该编码方案的纠错性能。     

准静态Rayleigh衰落信道下级联空时Turbo码性能分析

文中介绍了Turbo码和空时编码的原理,并对将两者结合起来的级联空时Turbo码进行了系统分析和仿真.通过仿真对比发现,在谱效率为2比特/秒、误码率10-5时,1/2码率的空时Turbo码比码率为1/3、2/3时需要的信噪比低约1dB.     

多码率并行LDPC编码器的设计与实现

空间数据系统咨询委员会标准推荐了可应用于深空通信的准循环低密度校验码.但为了在同一系统实现码率可选择LDPC编码器,并解决低速率串行编码问题,该文设计并实现了多码率并行LDPC编码器的FPGA方案.根据该码的结构,设计了改进的串行和并行转换模块来保证正确地编码,并合理安排生成矩阵的存储结构和数量,以便编码通过简单的地址控制完成多码率选择编码.经分析和验证,该编码器在不增加单一码率编码资源前提下,能分别按所选码率完成不同码率编码.