一种光栅信号细分鉴向算法的分析及实现

针对传统光栅细分鉴向电路反应速度低、电路复杂等问题,提出了一种新的逻辑电路的实现方法.通过对一种光栅信号四细分鉴向算法进行深入的分析,最后采用Verilog HDL语言实现了该算法逻辑.经过理论计算和仿真验证,该光栅信号四细分鉴向算法处理精度高、测量范围大,且实现其逻辑的电路简单、运行可靠.     

3，4轮Feistel结构的量子分析

Feistel结构是分组密码中一类重要结构。Feistel结构的安全性与它和随机置换的可区分性密切相关。文章提出了区分3,4轮Feistel结构和随机置换的有效量子算法。该算法相对此类问题实现了查询次数的指数加速,为思考量子计算条件下经典密码体制的安全性提供了新的思路。     

或-符合型通用逻辑门组合电路的故障检测

针对或-符合型三变量通用逻辑门组合电路，提出了一种基于布尔差分的故障检测方法.引入了或-符合代数中的布尔差分定义和运算性质，给出了在该组合电路中计算布尔差分的链式算法以及故障压缩定理.在此基础上，得到了电路单固定故障及双固定故障的检测方法.结果表明，在或-符合代数中布尔差分的计算较为简便，链式算法能有效地求得电路输出对全部原始及内部输入线的布尔差分，从而使得用布尔差分法对该组合电路进行故障检测具有简单、直捷的特点.并且用或-符合型三变量通用逻辑门实现函数连线数相对较少，因此在数字设计中使用这种逻辑门有利于故障检测.     

高速整数开方电路的流水线设计

对一个位宽为32位整数的开方硬件电路的结构进行设计,介绍了应用流水线技术设计了一个高速求平方根电路,考虑FPGA的内部结构,对采用流水线技术之后占用的硬件资源进行了分析。提出了利用流水线实现开方问题的新算法,在一个时钟周期内对32位整数进行处理,计算出相应的平方根和余数并送出,在算法上具有精度高、速度快、易实现等优点。与传统的算法相比,它完全避免了除法的迭代,从而开方速度提高了一倍左右。     

程序理解；后缀树；软件维护；软件工程

为了克服现有等价性验证技术难以快速验证复杂算术电路的局限性,提出了一种利用综合引擎分析并再现算术电路优化过程的算法.该算法结合了乘法器的编码方式识别技术、加法电路的半加树提取技术和部分积加法电路的架构识别技术来提取乘法电路的实现结构,以此生成与实现电路结构相似且逻辑正确的网表.针对算术电路结构的相似性,仅分析低位输出的电路架构以降低算法复杂度.实验结果表明,与传统的算术电路验证算法相比,该算法可以明显提高算术电路的验证速度,并且可以直接结合到现有的寄存器传输级（RTL）和门级网表的验证流程中,从而提高了算术电路的验证能力.     

基于FPGA的自适应LMS算法的实现

为了高速实现自适应算法,在分析了自适应LMS算法结构的基础上,采用了基于流水线操作和并行结构的自适应LMS算法的FPGA设计方法。利用带嵌入式存储块的FPGA,采用模块化的设计思想,实现了算法设计。整个系统包括存储模块、权值计算模块、调整误差计算模块和总控制模块4部分。当权值数较多时,在采用流水线操作的基础上,引入了并行结构设计,满足实时性的要求。仿真结果表明,该方案是十分有效的。     

一种基于FPGA的内容可寻址存储器的设计

介绍了内容可寻址存储器的传统电路模型、工作原理及其特点,进而提出了一种基于FPGA内部逻辑资源的新型等效逻辑电路。相比现有电路,该电路可以通过分析实际需求的单位数据字长以及数据控制精度减少片内寄存器等逻辑资源的开销,从而实现使用较少的资源构建相同规模的内容可寻址存储器。该电路可以在绝大多数FPGA芯片上得到实现,使用成本低,配置灵活,易于构建。     

传输触发架构的可编程神经网络处理器设计

卷积神经网络算法存在着算法结构多样和数据交换计算量大的问题．为此,提出了一种基于传输触发体系架构的可编程卷积神经网络处理器．系统采用多通道直接存储器访问通道、多端口存储器和专用池化数据通道组成数据传输网络解决了数据交换问题．实验表明,该系统在实现卷积神经网络的加速计算方面,虽然吞吐速率比并行流水线方案慢11%,但与之相比具备可编程、适应不同神经网络的特性,节省了46.5%硬件乘法器资源,比其他非流水线实现方案吞吐速率至少快40%．该方案具有系统并行度大、可编程、可在线配置和处理速度较高的特点．     

基于Z变换的半并行FIR滤波器设计方法研究

为了在数字信号处理中获得较好的性能和较低的资源消耗,提出了一种新颖的基于Z变换分析的半并行FIR 滤波器设计方法.采用Z变换方法进行 DSP 算法分析非常简单,可以快速精确地计算出延迟的数目,从而可以选择适宜的滤波器结构.实验结果证明,该方法能够有效用于半并行 FIR 滤波器的流水线和超频控制分析.Z变换方法同样适用于其他 DSP 算法的硬件设计实现中.     

等价性验证中的自动算符排序

为提高等价性验证效率，提出了一种利用综合引擎重现算术电路的优化过程算法.算法在单向无环图上计算距离，提取出变量的分组和结合顺序；对不同编码方式的乘法器，识别乘数和被乘数的结合顺序.ZDFV的综合引擎根据这些信息生成与实现电路结构相似且逻辑正确的网表.该算法可以直接结合到现有的寄存器传输级（RTL）和门级网表的验证流程中，从而提高算术电路的验证能力.