一种新的基于可配置处理器的异构多核线程级动态调度模型

本文针对基于可配置处理器的异构多核结构,提出一种新的线程级动态调度模型。此类异构多核系统中每个核分别针对某一应用做指令集扩展,调度器通过线程、处理器核以及指令集间的映射关系,动态调度线程至适合的处理器核,从而在没有大幅增加芯片面积的前提下,达到与每个核都具有全扩展指令集相近似的加速比,此外该模型还可以有效减少编程模型的复杂度。     

基于多核多线程处理器的网络设备设计与实现

网络中核心设备的数据吞吐量非常大,兼顾高数据量吞吐和业务处理非常重要.提出采用最新的多核多线程处理器,以VCPU为单位部署操作系统,实现两种操作系统共CORE,通过共享内存通信方案,有效解决高数据吞吐率和复杂业务处理的矛盾,细化多核处理器的分配粒度,从而提升网络核心设备的性能.     

基于多核多线程处理器的网络设备设计与实现

网络中核心设备的数据吞吐量非常大,兼顾高数据量吞吐和业务处理非常重要。提出采用最新的多核多线程处理器,以VCPU为单位部署操作系统,实现两种操作系统共CORE,通过共享内存通信方案．有效解决高数据吞吐率和复杂业务处理的矛盾,细化多核处理器的分配粒度,从而提升网络核心设备的性能。     

处理器向异构多核架构发展

2007年秋，在PC及服务器中占主流地位的x86处理器终于进入了4核时代。AMD公司的4核处理器在2007年9月上市，英特尔公司也预定在2007年内推出单芯片封装的4核产品。两家公司都明确表示未来将会提供集成8个CPU内核的处理器产品。但是，多核化只不过掀开了处理器内部架构变革的序幕，各厂商正在摸索新的道路。     

面向分组密码的可重构异构多核并行处理架构

现有的可重构分组密码实现结构中,专用指令处理器吞吐率不高,阵列结构资源利用率低、算法映射过程复杂.为此,设计了分组密码可重构异构多核并行处理架构RAMCA（Reconfigurable Asymmetrical Multi-Core Architecture）,分析了典型SP（AES-128）、Feistel（SMS4）、L-M（IDEA）及MISTY（KASUMI）结构算法在RAMCA上的映射过程.在65nm CMOS工艺下完成了逻辑综合和功能仿真.实验表明,RAMCA工作频率可达到1GHz,面积约为1.13mm²,消除工艺影响后,对各分组密码算法的运算速度均高于现有专用指令处理器以及Celator、RCPA和BCORE等阵列结构密码处理系统.     

如何优化多核处理器环境下的信号处理性能

要想充分利用并行工作的处理器的威力,软件必须能够处理并发性问题。本文介绍如何通过LabVIEW图形化开发平台有效优化多核处理器环境下的信号处理性能。     

拟态SDON传输系统中冗余异构多核架构的实现

现有增强光传输网络安全性的方法多是基于网络层面的,无法保障光传输设备的安全性.提出在光传输设备的管理控制系统中引入拟态防御技术,设计了设备的冗余异构多核架构.基于系统相似度构建攻击概率模型,并进行仿真验证.结果 表明:所提方法明显降低了系统被攻击成功的概率,大大提高了拟态软件定义光网络传输系统的安全性能.     

多核异构系统核间通信概要设计

1目的当前大型SOC(System on chip,系统芯片)设计当中,多核异构成为了一种趋势,一颗芯片里面往往会有多个不同架构的CPU或者DSP,同时这些SOC里面也会有很多不同的外设,比如DDR,视频类的输入输出接口,各种高速数据接口(比如USB、PCIE等),还有各种慢速的外设接口(比如SPI、UART、I2C、I2S等),除了这些接口,还有各种内部模块,如何让信息/事件/命令以及数据在这些模块以及接口之间顺畅的流动和传递,以及如何让这颗SOC能顺利的和外面的设备以及芯片通讯,这里面需要一个非常好的软件设计来统筹安排。     

台湾地区IC设计公司引入Tensilica可配置处理器

Tensilica公司日前宣布，位于台北的Afa Technlolgies，Inc．（简称Afa）选择xtensa可配置处理器内核用于最新一个支持多标准的手机数字电视接收SoC设计项目。Afa是一家无工厂IC设计服务公司，专精于DTV（数字电视）、手机和数字家庭LAN（局域网）芯片设计。     

基于多核可配置DSP实现的H.264解码器

首先介绍了一款具有三核可配置处理器的DSP子系统的架构.3个处理器的结构及运算单元都可单独配置,因此可以更加有针对性、协调地工作.深入研究H.264视频编码标准,制定出解码流程,使DSP子系统中的3个处理器能够以流水线方武解码,从而达到最大的解码速度.     

异质环境下分布式应用开发平台PSDA的设计与实现

基于网络通信的分布式应用是国际通信与计算机界研究的热点。为分布式应用的开发提供高效开发工具，具有重要的理论和实践意义。本文提出了分布式应用开发平台ＰＳＤＡ（ＰｌａｔｆｏｒｍＳｕｐｐｏｒｔｉｎｇＤｉｓｔｒｉｂｕｔｅｄＡｐｐｌｉｃａｔｉｏｎｓ）的基本概念和体系结构，讨论了设计实现ＰＳＤＡ的方法，以及所使用的一些关键技术。     

Power Mitigation by Performance Equalization in a Heterogeneous Reconfigurable Multicore Architecture

This paper presents an integrated self-aware computing model mitigating the power dissipation of a heterogeneous reconfigurable multicore architecture by dynamically scaling the operating frequency of each core. The power mitigation is achieved by equalizing the performance of all the cores for an uninterrupted exchange of data. The multicore platform consists of heterogeneous Coarse-Grained Reconfigurable Arrays (CGRAs) of application-specific sizes and a Reduced Instruction-Set Computing (RISC) core. The CGRAs and the RISC core are integrated with each other over a Network-on-Chip (NoC) of six nodes arranged in a topology of two rows and three columns. The RISC core constantly monitors and controls the performance of each CGRA accelerator by adjusting the operating frequencies unless the performance of all the CGRAs is optimally balanced over the platform. The CGRA cores on the platform are processing some of the most computationally-intensive signal processing algorithms while the RISC core establishes packet based synchronization between the cores for computation and communication. All the cores can access each other’s computational and memory resources while processing the kernels simultaneously and independently of each other. Besides general-purpose processing and overall platform supervision, the RISC processor manages performance equalization among all the cores which mitigates the overall dynamic power dissipation by 20.7 % for a proof-of-concept test.     

Design and Implementation of a Configurable Heterogeneous Multicore SoC With Nine CPUs and Two Matrix Processors

A multicore system-on-chip (SoC) has been developed for various applications (recognition, inference, measurement, control, and security) that require high-performance processing and low power consumption. This SoC integrates three types of synthesizable processors: eight CPUs (M32R), two multi-bank matrix processors (MBMX), and a controller (M32C). These processors operate at 1 GHz, 500 MHz, and 500 MHz, respectively. These three types of processors are interconnected on this chip with a high-bandwidth multi-layer system bus. The eight CPUs are connected to a common pipelined bus using a cache coherence mechanism. Additionally, a 512-kB L2 cache memory is shared by the eight CPUs to reduce internal bus traffic. A multi-bank matrix processor with 2-read/1-write calculation and background I/O operation has been adopted. The 1-GHz CPU is realized using a delay management network which consists of delay monitors that can be applied for any kind of application or process technology. Our configurable heterogeneous architecture with nine CPUs and two matrix processors reduces power consumption by 45%.     

异构多核处理器分支预测器研究与设计

为解决单核处理器时钟频率难以提高、处理器功耗逐渐增加等问题,文中提出了一种新型异构多核处理器的设计方案．该结构中增加了B--Cache结构和C--Core控制器,这种新型异构多核处理器避免了流水线因分支预测失误而flush,提高了整个处理器执行效率．     

基于VLIW体系结构的多核处理器设计

本文首先论述了超常指令字VLIW和多核处理器体系结构,重点介绍了华威处理器的设计。该处理器是一款基于VLIW和SIMD体系结构的多核微处理器,本文重点对该处理器的体系结构、指令调度和编译优化技术进行了介绍,并给出了采用推断推测技术的优化结果。     

基于多核防火墙的防病毒引擎设计与实现

提出了一种基于多核的防病毒引擎的设计模型,并根据此模型实现了一款包含防病毒引擎的防火墙,经过测试表明,此款多核防病毒引擎的实现与传统防病毒引擎相比性能优异,满足高性能网络安全的需要。该模型主要有以下几个特点：解决多核硬件本身的报文乱序的问题而造成的对AV引擎的影响,从而达到减少漏报的功能;在多核数据平面实现基于报文流的查找,不进行报文的拷贝而实现跨包查找病毒的功能。     

Synchronizing Redundant Cores in a Dynamic DMR Multicore Architecture

We introduce the difficulties in processing context switches, exceptions, and interrupts in DMR architectures. We propose ways to address these problems in a dynamic DMR (DDMR) architecture, providing methods that assure both cores detect the event, synchronize it to the same instruction, perform a secure context switch, run correct interrupt service routines, and avoid process termination. DDMR uses a time-division multiplexing (TDM) ring architecture to dynamically connect pairs of cores. We enhance this protocol to include the different message types required to handle interrupts and exceptions. We also propose a more efficient address-based, rather than TDM-based, ring architecture.     

基于异构多核平台的Caffe框架物体分类算法实现与加速

随着深度学习的快速发展,神经网络和深度学习算法已经广泛应用于图像处理。基于FPGA的神经网络加速设计,搭建了以快速特征嵌入的卷积结构(Caffe)框架、卷积神经网络为核心的物体识别系统,该系统使用Zynq-7000系列异构多核架构芯片实现。完成了神经网络模型与参数的移植、多层结构的神经网络构建、计算密集度分析以及硬件加速设计。结果表明,设计的基于异构多核平台的Caffe框架物体分类系统实现了物体的识别和分类,且识别速度远超传统CPU架构的识别速度,从而为后续的深入研究提供一种新思路。     

同密架构下ECMG的设计与实现

在同密技术下进行ECMG硬件实现,相比于软件实现,该ECMG加密速度快、安全度高.将ECMG分为三大模块:加密、ECM包生成和ECMG与加扰器通信模块.利用FPGA实现前两大模块,在基于Nios Ⅱ的SOPC系统上实现通信模块,下载程序测试,结果表明该设计符合应用要求.     

一种新的综合安全管理架构的设计与实现

传统的安全管理框架缺少对底层数据的整合分析,不能形成有效的网络安全态势信息和风险评估,也不能满足用户对其扩展性和健壮性的要求。文中利用TMN(电信管理网)管理与受管资源分开的思路启发,提出了一种新的综合安全管理框架。新的框架在J2EE分布式架构平台加以实现,能够满足用户对综合安管系统扩展性、易用性和健壮性的需求。