伪随机序列快速跳频频率合成器的研制

军用跳频通信系统为了提高抗干扰能力和达到高的通信性能,要求跳频频率合成器具有高的跳频速度、低的相位噪声和杂散电平,同时输出频率按照伪随机序列跳变.本文介绍了一种伪随机序列快速跳频频率合成器.本跳频频率合成器采用直接数字频率合成技术(DDS)和锁相频率合成技术(PLL)相混合的形式产生高精度、高稳定的频率输出.该频率合成器的输出频率按m序列快速跳变,输出信号带宽为:350～510MHz,相位噪声优于-90dBC/Hz/1KHz,杂散电平优于-60dB.该频率合成器能应用于军用跳频通信系统,改善通信系统的抗干扰能力.     

L波段捷变频频率源关键技术研究

为了研究宽带低杂散的L波段捷变频频率源,采用DDS技术从数学方法上对DDS输出信号模型表达式进行展开和近似,在精度允许范围内将DDS输出信号近似为小信号锯齿波调制正弦波的结果,深入分析了锯齿波的频谱和频率控制字之间的关系.根据信号调制理论分析了DDS输出信号杂散分布及杂散频率和频率控制字之间的关系,DDS杂散谱线数量也与频率控制字相关,得出了相应的规律.结合实际工程和DDS杂散分布规律,设计了L波段(1.225～1.425 GHz)的捷变频频率源,在频率误差允许范围内选择合适的DDS输出频率范围和频率控制字,提高了系统宽带杂散抑制,DDS输出信号经滤波器之后杂散电平优于-83 dBc,经8倍频和滤波后杂散电平优于-70 dBc.     

频率合成器的设计与实现

直接数字频率合成(DDS)是一种以固定的精确时钟源为基准,利用数字处理模块产生频率和相位均可调的输出信号的技术.为实现直接数字频率的合成,以美国Intel公司的DDS芯片8254和ATEML公司的芯片AT89C51为核心部件,给出一款频率合成器的设计方案.用户通过拨码开关输入所需频率信号的数据,利用单片机寻址相应的频率控制字,输入DDS芯片内核,通过改变调用ROM表中频率控制字的地址,来实现输出频率跳变的目的,同时在DDS输出端增加一个低通滤波器和放大器,可达到抑制杂散同时对输出信号进行放大,最终得到所要求的输出波形.     

用FPGA实现直接数字频率合成

用FPGA实现直接数字频率合成在成本和灵活性方面比购买专用DDS更具优势,本文介绍了利用XILINX的FPGA器件(2S100-TQ144)实现直接数字频率合成器的工作原理、设计思路及电路实现方法。并对DDS的杂散来源作出定性分析,给出了实验结果。     

基于DDS技术的交流信号发生器设计与实现

采用直接数字频率合成(DDS)技术产生信号,具有输出频率精确度高,控制调节方便等优点.介绍了DDS技术的基本原理,分析了如何应用DDS芯片AD9850、单片机以及运算放大器设计交流信号发生器.     

High-FM-linearity wideband chirp generator

An S-band wideband chirp generator using specially designed fast lock phase lock loop (FL-PLL) was demonstrated.To realize high linearity,structure of direct digital synthesizer (DDS) plus FL-PLL was u...     

具有高线性调谐特性的1.2 GHz CMOS频率综合器

基于0.18 μm RF CMOS工艺实现了一个1.2 GHz高线性低噪声正交输出频率综合器,该综合器集成了一种高线性低调谐灵敏度的低噪声LC压控振荡器;降低了系统对锁相环中其他模块的要求;基于源极耦合逻辑实现了具有低开关噪声特性的正交输出高速二分频,采用"与非"触发器结构实现了高速双模预分频,并集成了数控鉴频鉴相器和全差分电荷泵,获得了良好的频率综合器环路性能。对于1.21 GHz的本振信号,在100 kHz和1 MHz频偏处的相位噪声分别为-99.1 dBc/Hz和-123.48 dBc/Hz。该频率综合器具有从1.13~1.33 GHz的输出频率范围。工作电压1.8 V时,芯片整体功耗20.4 mW,芯片面积(1.5×1.25) mm2。     

直接数字频率合成器中的相位噪声分析

相位噪声和杂散性能是制约直接数字频率合成器(DDS)用于高稳定频率源的关键指标。文中给出了一种全新思维,定量分析了DDS中由相位截断引起的杂散谱及由相位截断、ROM存储器有限字长和DAC性能对其相位噪声性能的影响。     

4-channel-interpolated 14-bit high speed CORDIC DDS IP core

The direct digital frequency synthesizer (DDS) has been widely used because of the advantages of less frequency hopping time and fine frequency discrimination. But the disadvantages of narrowband and poor SFDR performance limit the quality of the DDS output signal. Based on the improved phase to sine-amplitude mapping technology, this paper presents a 4-channel-interpolated 14-bit high speed CORDIC DDS IP core with a 4-stage pipelined phase accumulator. Compared with the traditional CORDIC structure, the sample rate is four times higher, and the complexity and area of the circuit are reduced. The test results indicate that when the sample clock frequency is 1GHz and the frequency resolution is 0.23Hz, the output frequency is 82MHz with a SFDR of 86.7dB. Based on the 0.18μm 1P6M CMOS process, the effective area of the IP core is 1.33mm². The DDS presented in this paper can be used in system chips of the high accuracy wide band radar and communication system as embedded application.     

DDS频谱分析与杂散预测软件包

直接数字合成器(direct digital synthesizer,DDS)是近年来迅速发展起来的频率合成技术,具有频率分辨率高、频率捷变等诸多优点。但其缺点是杂散抑制性能较差。分析了理想DDS的频谱结构,给出了杂散频谱的产生机理,并据此开发了图形化的频谱分析与杂散预测软件包。测试结果与理论值的对比说明了该软件包的正确性,并对基于DDS技术的频率源设计具有一定的实用性和指导意义。     

X~Ku波段宽覆盖捷变频频率合成器研制

提出了一种宽相对覆盖、低相位噪声的捷变频频率合成方法。该方法首先利用混频锁相环方法进行宽带锁相得到低相噪性能与捷变频性能,进而针对混频锁相环在宽覆盖情况下环路带宽急剧变化而导致系统相噪和捷变频性能下降的问题,提出实时调节锁相环电路的鉴相增益,以对压控振荡器的等效压控增益非线性进行补偿,从而实现在宽覆盖范围内锁相环环路带宽基本保持恒定,即确保所覆盖范围内低相噪性能与捷变频性能的一致性。基于本方法研制实现的11.1~13.1 GHz,最小步进10 MHz的宽覆盖合成器全范围环路带宽基本保持在600 kHz,输出信号相噪优于-83 dBc/Hz@1kHz,捷变频时间小于10 μs。     

基于ARM920T嵌入式低频数字扫描仪设计

系统采用ARM920T作为核心处理嚣,以低频信号作为信号源,采用DDS技术,从而实现相频、幅度、频率特性的分析仪器,能够简单地实现信号源的时域和具体参数的波形。系统主要由ARM920T控制处理器、DDS扫频模块、ADC采样模块、DAC输出模块、检波滤波器模块、扫频信号源幅度模块组成。其中处理器采样ARM920T,扫频信号源采样DDS芯片AD9851,检波模块以AD637JQ芯片构成,相位检测模块由AD8302芯片构成,DAC芯片TLV5618控制扫频信号的幅度。实验结果表明,仪器可以检测20Hz～1 MHz左右的频率信号源,可以显示在LCD屏幕上,直观地读出频率、幅度和相位。     

精确频率输出的超低时延DDS电路设计

使用CMOS工艺设计高性能、低成本的直接数字频率合成器DDS是一项十分具有挑战性的任务.本文提出了一种模数可编程的超低时延DDS电路设计.通过增加一个辅助相位累加器,可以根据输出频率的需要来设置辅助相位累加器的输入和模数配置来产生小数复合频率控制字,从而可以进行各种频率的精确输出,完全消除了输出频率误差.还针对CORDIC算法进行了优化改进,提出了一种仅需要小容量的查找表和简单角度校正的CORDIC实现方法,免除了迭代运算过程,设计了一种超低时延的相位幅度转换电路.在电路资源消耗没有增加的前提下,设计电路不仅实现了精确频率输出,还大大降低了电路的输出时延.验证结果表明:本DDS设计电路输出频率不存在频率误差,并且只需要两个时钟周期就能得到高精度的正余弦波输出.本设计通过对相位累加器和相位幅度转换电路的改进,消除了输出频率误差和降低了输出时延,具有输出频率精确、输出时延小、成本低等优点,更加适合输出频率精度要求高、实时性强的信号处理应用场合.     

基于DDS和PLL技术的便携式数字扫频仪的设计

设计了一款体积小、功耗低、使用灵活、成本低廉的便携式数字扫频仪。系统的硬件设计采用DDS(直接数字式频率合成器)技术产生0~70 MHz的输出频率,电容三点式压控振荡电路及MB1507琐相环电路产生70~500 MHz的输出频率,并用自动电平控制电路,保持输出振幅的稳定,用程控衰减电路实现输出幅度的连续可调。软件设计实现了扫频步进长度的连续可调、及对波形峰值和谷值点的标识。设计创新地使用DDS和PLL技术产生扫频信号,用PIN二极管取代继电器作为波段开关,增加频率的测量范围,提高了系统的响应速度和可靠性。测试结果表明:基于该方案设计的便携式数字扫频仪性能稳定,各项指标优良,频率测量范围为0~500 MHz。     

宽带小步进特高频频率合成器的实现

直接数字合成(DDS)是近年发展非常迅速的一种新型合成技术，有频率分辨率高，转换时间短等特点，与锁相合成技术(PLL)配合，可以设计出频带宽、分辨率高的频率合成器．介绍了DDS的基本原理及DDS PLL的基本实现方法，设计了一种特高频率、宽频带、小步进的频率合成器．     

低相噪频率合成器中环路滤波器仿真研究

为了改善短波跳频电台中频率合成器的相位噪声特性,分析了DDS激励PLL式频率合成器中锁相环单元工作过程,基于ADI公司的PLL芯片ADF4001,就相位噪声问题对环路滤波器进行了设计.从带宽和相位余量出发,通过一种参数的近似算法,重新计算设定滤波器各种参数值,有效降低了滤波器相位噪声.最后用ADIsimPLL仿真软件对锁相环进行了仿真.结果表明：在70MHz输出时,经计算调整后的系统噪声性能比调整前优化可达0.79%,滤波器噪声性能的优化可达4%.有效改善了频率合成器的相位噪声特性.     

小型Ka频段锁相倍频源

介绍了小型毫米波跳频频率合成器的研究方法。为了满足系统小型化要求,采用微波频段锁定后倍频到毫米波频段的锁相倍频方案,选用超小型、无任何补偿措施的普通10 MHz晶振。整个毫米波锁相源在150 cm3体积内实现。测试结果为:输出频率29~31 GHz,步进20 MHz,相噪优于-65 dBc/Hz@10 kHz,输出功率大于10 dBm,可用于8 mm接收机作本振或发射机基准源使用。     

波形产生与测频模块的应用设计

基于89C52单片机,采用直接数字合成DDS芯片AD9833设计了一个兼有频率测量功能的波形产生模块,可产生正弦波、三角波、脉冲波,输出波形频率为0.1 Hz~10MHz,测量频率范围为0.1 Hz~20MHz.测量中能自动切换频率量程,具有低失真输出波形和高测频精度.该模块可作为虚拟仪器的波形产生与测频部件,也可以构成独立的兼有频率测量功能的信号发生器或作为现有的单片机实验系统的波形产生与测频附件.     

基于DDS技术的双通道波形发生器

利用FPGA芯片及DA转换器,采用直接数字频率合成技术(DDS),设计实现了一个频率、相位可控的函数波形发生器,同时阐述了直接数字频率合成技术的工作原理、电路结构、及设计的思路和实现方法,经过设计和电路测试,该函数波形发生器可以实现双路相同、波形不同,相位输出及双路不同波形输出,证明了基于FPGA的DDs设计的可靠性和可行性.     

相位舍位对DDS谱分布的影响

采用严格的信号分析方法,运用离散傅里叶变换(DFT)和傅里叶变换(FT)详细推导了理想状态和相位舍位条件下直接数字频率合成器(DDS)的频谱分布规律。所得到的理论推算结果与目前公认的结果一致,这对实际的DDS系统设计有着极大的参考价值。