基于FPGA与DDR2 SDRAM的大容量异步FIFO缓存设计

为了满足高速实时数据采集系统对所采集海量数据进行缓存的要求,通过研究FIFO的基本工作原理,利用FPGA和DDR2 SDRAM设计了一种高速大容量异步FIFO。使用Xilinx提供的存储器接口生成器(MIG)实现FPGA与DDR2的存储器接口,并结合片上FIFO和相应的控制模块完成FIFO的基本框架结构。详细介绍了各个组成模块的功能和原理,并设计了专门的测试模块。     

基于FPGA的大容量数据高速采集系统的设计

介绍了一种基于DDR2 SDRAM与USB 2.0接口的大容量数据高速采集系统,该系统以FPGA为控制核心;利用FPGA的内部模块化的编程、DDR2 SDRAM的大容量存储以及USB 2.0接口的高速传输能力实现了数据的高速采集、大容量存储和传输;该系统支持热插拨和即插即用,使用方便;实验结果表明该系统可以实时高速的进行数据采集、存储和传输,最高传输速率可达20 MByte/s;在信号的高速采集领域有着很高的应用价值。     

DDR SDRAM在高速数据采集系统中的应用与设计

本文针对高速数据采集系统中数据存储容量的瓶颈，提出了一种基于DDR SDRAM的采样存储架构。文中详细阐述了DDR存储控制状态机的设计原理、方法，以及在采集系统中存储控制的时序设计，并绐出了设计仿真及实验结果。     

基于FPGA的DDR SDRAM控制器的实现

随着现在各种处理器的工作频率越来越快,存储器的读写速度以及外围的控制电路的性能成为直接制约系统的性能的瓶颈。介绍了一种基于FPGA的DDRSDRAM控制器的设计。     

一种基于DDR高速图像缓存的实现

提出了基于 DDR 存储器的高速 FIFO 图像缓存方案,降低了用户接口的设计难度,实现了高速缓存的容量扩展,并成功应用于工程项目。本文设计中使用16bit 数据位宽的 DDR 器件,创新地实现了行猝发的操作模式,极大地提高了数据吞吐量。在工作时钟为100MHz 的条件下实现了平均缓存速度高达360MB/s,接近理论峰值数据吞吐量400MB/s。     

基于FPGA的DDR SDRAM控制器设计与实现

随着DDR SDRAM的广泛应用,为满足不同平台下的访存需求,文章设计并实现了一种基于FPGA的DDRSDRAM控制器,通过分级流水结构提高了系统性能,并通过参数的在线配置满足不同内存颗粒的参数需求,保证了控制器的灵活性和可扩展性。     

基于FPGA的DDR SDRAM控制器的设计和实现

DDR SDRAM,因其拥有较之SDRAM为两倍的数据读、写速率,已经成为存储器的主流,并得到了广泛的应用,尤其在高速、高精度、高存储深度的数据采集系统中。本文在分析了DDR SDRAM工作原理的基础上,预先在FPGA上利用Verilog硬件描述语言设计实现了DDR SDRAM的读、写以及刷新,给出了DDR SDRAM控制器的状态转换图及结构框图,为进一步与微控制器或数字信号处理器的连接创造条件。目前该控制器已经研制完毕,进一步还可以集成到数据采集系统中。     

一种DDR SDRAM控制器的设计

在介绍DDR SDRAM控制器设计关键技术的基础上,讨论了一种DDR SDRAM控制器的设计方法.通过一种优化的地址映射策略提高了突发访问效率,采用0.18 μm CMOS工艺流片实现.所设计的DDR SDRAM控制器芯片在PCB板级测试中达到预期设计要求.     

基于FPGA的DDR SDRAM测试平台设计

DDR SDRAM是FPGA板卡中的重要组成部分,其可靠性与带宽决定了设备能否正常工作;为了测试DDR SDRAM的性能是否符合预期,开发了一种基于FPGA的DDR SDRAM测试平台;平台包含一个基于DDR SDRAM控制器的测试器IP核,具有数据校验、带宽测量的功能;编写了控制测试器IP核的Tcl脚本,用于配置测试参数、控制测试流程与读取测试结果;在Python语言下使用PyQt5开发库设计了图形界面程序,能够根据用户操作生成并执行对应的Tcl脚本;最终实现了一个操作简单、测试流程可配置、自动输出测试结果的DDR SDRAM测试平台;测试结果表明,测试平台能够正确地进行DDR SDRAM测试并输出统计结果;对比MIG的示例工程,测试平台额外增加了带宽测试、结果统计、循环测试等功能,且使用的FPGA资源下降了30%,测试用时缩短了70%以上。     

基于SDRAM的高速大容量红外信号模拟器的实现

针对红外图像数据量大,传输速度快的特点,提出了一种以SDRAM(Synchronous Dynamic Random Access Memory,同步动态随机存储器)作为缓存器的实现方案;利用现场可编程门阵列(FPGA)作为主控芯片,解决了SDRAM的不同猝发长度读写和动态刷新等关键技术,实现了SDRAM高速接口电路;经调试,本接口电路可以按照红外探测器的时序送出图像数据,实现了4 Mbytes/s的稳定写入速度和160 Mbytes/s的峰值读出速度;实验结果表明,该方案可以满足大多数信号模拟器对容量和速度的需求.     

基于FPGA的DDR SDRAM控制器设计

针对目前应用最为广泛的DDR SDRAM存储器,采用VHDL语言实现了基于ALTERA公司FPGA架构的、基于工业标准的通用DDR SDRAM控制器设计。重点介绍了读数据接口和写数据接口设计。在EP1C6Q240C8芯片上实现时的性能达到了133MHz的主频频率。     

一种用于高速通信的虚拟DDR存储器设计及其FPGA实现

机群系统中,互连网络性能对整个机群系统的性能有着至关重要的影响,传统互联网络适配器基本上基于PCI接口,节点出口带宽理论上限132MB/s犤1犦。论文提出虚拟DDR(DoubleDataRateSDRAM)存储器这一概念,定义了虚拟DDR存储器的行为,并将其用于基于DDR内存接口的互联网络适配器中,该互联网络适配器在主板时钟频率100MHz时,节点带宽上限达到1600MB/s,带宽比基于PCI接口提高了12倍。基于FPGA的实现验证了虚拟DDR存储器及建立其上的网络适配器的可行性和正确性。     

基于闪存的高速海量存储模块设计

鉴于嵌入式实时存储领域对存储带宽与容量的高要求,设计一种高速海量存储模块。模块由高密度NAND Flash存储阵列、大规模FPGA和高性能DSP构成,通过FPGA与DSP对数据存储过程的联合控制,实现海量数据的超高速存储。给出模块的存储管理设计与DSP软件设计。实际应用验证了该存储模块的实用性。     

基于Flash的高速大容量固态存储系统设计

介绍一个高速大容量固态存储系统的组成机制和实现技术.特点是使用固态存储芯片Flash(闪存)阵列作为存储介质,采用多级流水线和并行总线技术存储高速数据.通过FPGA(现场可编程门阵列)产生控制时序和进行数据缓冲,成功实现了4×4片Flash阵列对30 MB/s高速数据的实时存储,并可通过扩展Flash阵列满足更高速度和更大容量的存储要求.系统通过USB2.0与计算机进行数据通信.     

通用DDR SDRAM控制器的设计

通用DDRSDRAM控制器的设计方法,以及一种解决DDRSDRAM所特有读写方式难于控制的问题的方法。     

DDR SDRAM控制器的设计与实现

DDR SDRAM存储器已经得到广泛的应用。本文详细分析了DDR SDRAM控制器的结构和关键技术，并介绍了基于Altera FPGA的DDR SDRAM控制器实现。我们在深入分析DDR存储控制器工作原理及其内部结构后，直接使用Altera公司提供的IP核，在QuartusⅡ5．0开发环境中调用MegaCore（Altera公司的IPcore），根据具体应用需求进行了DDR SDRAM控制器的设计并加以实现。