基于FPGA的Golay码编译码器

短波信道中存在突发随机错误，为提高短波通信的可靠性，设计了一种基于FPGA的Golay码编译码器，用于纠正这种随机错误。编码器中编码工作由Golay码生成矩阵完成；译码器应用了一种基于Golay码奇偶校验矩阵的结构性质的快速译码算法完成译码和纠错。为充分利用Spartan-II芯片的硬件资源，编译码器采用了流水线方式与并行方式，并提高了系统时钟频率。该设计既有专用ASIC电路的快速性，又有DSP器件的灵活性。波形仿真结果表明了该Golay编译码器设计的正确性。     

基于DCME算法的RS(255,223)码的译码器实现

针对RS(255,223)译码问题的特点,研究了一种新的DCME译码方法.相比于其它修正的Euclid算法,具有无需计算阶数,只需经过2t个时钟周期就可以完成关键方程求解的特点,有效地减少了硬件资源的开销及时序控制的复杂度.以错16位的极限情况为例,完成了RS(255,223)译码器的FPGA实现,给出了译码过程中各步骤的仿真结果.采用此方法设计的RS(255,223)译码器具有控制单元简单、模块结构规则,易于FPGA实现,可用于高速场合等特点.     

基于FPGA的空时编译码器实现

基于高速多输入多输出(Multi-input Multi-output,MIMO)系统中的空时编码技术,提出了一种能够在现场可编程门阵列(Field Programmable Gate Array,FPGA)上实现空时码编译码器的硬件实现方法,并给出了编译码过程中各步骤的实现过程。采用该方法设计的编译码器具有控制单元简单、模块结构规则,易于FPGA实现,可用于高速场合等特点。仿真分析表明,硬件实现的性能与理论性能接近。     

基于FPGA的IRIG-B码解码器设计

针对FPGA的结构与性能特点,深入分析了以往使用单片机或复杂的可编程逻辑器件(complicated programmable logic device,CPLD)实现IRIG-B码(DC码)解码的优缺点;提出了一种基于现场可编程门阵列(field programmablegate array,FPGA)来实现对B码(DC码)的解码及周期信号输出的新方法;该方法基于一片FPGA芯片,与以往的各种方法相比,具有灵活性、开放性、简单实用、体积小、功耗低的优点,同时提高了同步精度,具有较强的抗干扰性。     

WCDMA系统中Turbo码译码器的FPGA实现——高效实现Log-MAP算法的硬件结构

在深入研究Turbo码译码算法的基础上,提出一种高效实现log-MAP算法的硬件结构,基于此结构实现的用于宽带码分多址系统的Turbo码译码器具有较低的误码率和较小的译码延迟.     

基于FPGA的高速RS编码器的设计与实现

本文主要研究RS时域编码器。首先分析了有限域下的RS码编码理论,并侧重于实现常系数并行乘法器。文中使用Verilog HDL语言的RS（255,239）编码器的设计方法,并搭建了验证平台,使用QuartusII验证功能和时序的正确性。最后,使用Modelsim仿真出结果,与Matlab仿真计算的结果一致。结果表明,编码器性能良好,与现有的设计相比,速度快和占用的硬件资源少。     

基于FPGA的G.703标准E1信号HDB3 码编码器的设计与应用

提出了一种用EP2C5T144C8现场可编程门阵列(FPGA)实现满足E1信号规范的HDB3码编码器的设计方法,并应用于数字通信系统。结果表明,在2 048kb/s时钟速率下实际运行,其性能指标完全能够满足CCITT建议G.703标准。     

Turbo码MAP译码器硬件实现的研究

为了解决Tubo译码Sub-MAP算法具有一定近似误差的问题，讨论了Turbo译码的Sub-MAP算法形式，用折线逼近曲线的方法，对Sub-MAP算法提出了改进方案，给出了Sub-MAP改进方案中度量值的计算模型，并讨论了Sub-MAP改进方案选择的合理性。分析表明本改进方案能很好的减少算法近似而带来的误差，而且对于Sub-MAP译码算法的实现，增加的只是线性简单运算。     

基于FPGA的Turbo码交织器的设计与实现

根据组合交织器的设计思想，提出一种新的组合交织方案，即隔行写入分组螺旋式对称交织方案，给出了利用现场可编程门阵列（FPGA）设计实现这种组合交织器的方法，在MAX＋PLUSⅡ软件开发环境下仿真的结果表明，设计的组合交织器具有误码率低、处理速度快、易于修改等优点，具有较高的实用性．     

基于二元Golay隐写码的快速隐写算法

文章首先研究了基于二元Golay码的隐写编码的性能,然后研究了基于二元Golay隐写码的快速实现问题,提出了一种快速隐写算法。该算法在不提高载体数据修改率的前提下,有效降低了编码的计算复杂度,提高了隐写算法的实现效率。     

基于FPGA的Turbo码译码器设计与实现

讨论了基于滑窗MAX-LOG-MAP算法的Turbo码译码器的FPGA实现方案.采用基于流水线和多时钟的设计,提高了译码速度,同时在对算法流程分析基础上,通过优化设计,减少了译码所需的存储量.整个设计用VHDL语言描述,并在Altera公司的Cyclone系列上得到了实现.     

基于IEC61850的ASN·1编解码器的研究

介绍了ASN.1编解码器及几种编码规则,按照变电站通信网络和系统系列标准IEC 61850应用层消息结构与ASN.1之间的对应关系,阐述了应用于变电站自动化通信系统中的ASN.1编解码模块的设计与实现过程,可为同类研究参考.     

基于FPGA的多端口存储控制器设计

由于FPGA内部存储资源有限,通常需要使用外部扩展存储器,针对目前广泛应用的DDR2 SDRAM存储器,采用模块化方法设计了多端口存储控制器,详细介绍了控制器、仲裁器、译码器等关键模块的设计,并在开发板上进行了实现和测试,实验结果表明其有效带宽可达2.6 GB/s。     

基于FPGA的精密光栅尺图像采集与预处理设计

针对目前利用图像的方法来分析精密光栅尺位移采集速度不高的问题,设计了一种以现场可编程门阵列(Field Programmable Gate Array, FPGA)为主控器件对光栅尺进行图像编解码和预处理的系统.系统主要包括SDRAM控制模块、CMOS传感器驱动模块、VGA显示模块以及图像算法模块.整个模块以Altera公司的Cyclone IV系列EP4CE10E22C8N作为主控芯片,Quartus II 15.0软件为开发平台,并经过反复测试实现各个模块功能,最终通过VGA实时显示预处理后的图像,为下一步DSP实现光栅尺位移的测量提供了可靠的预处理数据.     

基于FPGA的光电码盘位置检测系统的设计

通过对光电码盘和FPGA在工业自动化领域应用广泛性的分析，论述了在控制系统中采用光电码盘和FPGA进行位置检测的必要性.根据增量式光电码盘进行位置检测的原理，提出了一种利用内嵌FPGA的可编程微控制器芯片ZE502实现光电码盘位置检测系统的设计方案.简略介绍了ZE502芯片的主要特点，详细分析了四倍频及辨向电路的设计原理，重点阐述了系统的整体构成，对系统中各个功能模块进行了说明.利用仿真软件Pspice对四倍频及辨向电路进行仿真分析，验证了电路功能的正确，并给出了仿真输出波形.最后分析了整个系统集成在一片芯片上的优点.     

基于FPGA的相位检测仪的设计

介绍了利用FPGA进行相位检测的原理及基于FPGA的相位检测仪.该相位检测仪具有结构简单,成本低廉,测量精度高等特点。     

基于FPGA的数字PID控制器设计

PID控制器的可靠性及实时性是实现运动控制系统精确定位的重要环节。在分析PID控制算法的基础上,采用FPGA对增量型PID控制器进行设计及仿真实验,整个程序采用VerilogHDL语言编写。仿真结果表明该方法的有效性和可行性。     

CDMA2000短码交织器的FPGA设计与实现

提出了一种每帧数据长度192b的交织编码器设计方法,并在Altera公司的CyloneⅡ器件EP2C8QC208FPGA上实现。结果表明,交织器符合CDMA2000系统规范,可用于需要抗突发干扰的数据通信系统。     

基于FPGA多级分布式算法的FIR数字滤波器的设计

目的 实现多级分布式算法,设计滤波器以提高运算速度,节省资源.方法 多级分布式算法采用串并结合的方式实现,从底层到顶层逐级构建数字系统,通过查表法完成基于多级分布式算法的FIR滤波器设计,使用Quartus Ⅱ自带的仿真软件对系统进行仿真,并将滤波器输出结果 导入Matlab进行功率谱分析.结果 在FPGA上实现了FIR数字滤波,由功率谱密度曲线分析,测试信号经FIR滤波器滤波后,高频分量对低频分量的衰减可达到23 dB,很好地抑制了带外频谱.达到与传统FIR滤波器同样的滤波效果.结论 基于FPGA多级分布式算法的FIR数字滤波器具有良好的滤波效果,其设计方案具有可行性.