分段线性取样鉴相频率合成器的混沌现象

本文从理论上分析了取样锁相式频率合成器混沌的产生机理和产生条件，探讨了奇异吸子的相空间轨迹及其演变规律，通过计算机模拟给出了以Ｔ为岔参数的分岔图和混沌区域随系统参数的变化曲线。     

锯齿形取样鉴相频率合成器混沌现象的研究

本文研究了锯齿形取样鉴相频率合成器环的混沌现象，通过验证原系统模型的相应降价系统存在快返反射点（snapnack repeller) ,从而证明了原系统有混沌输出。并给出了混沌的系统参数间的关系系。     

多涡卷及超混沌吸引子的实验研究

简要介绍了一种用运算放大器设计多涡卷混沌振荡器的方法,该方法可产生任意个数的涡卷,并以该方法设计了一个6-8多涡卷混沌振荡器。以5涡卷混沌振荡器为例通过实验验证了其可行性,同时对双向耦合四维5涡卷混沌电路的超混沌吸引子进行了实验研究。     

一个新系统的Hopf分岔与混沌运动

利用解析方法和数值方法研究了一新三维系统Hopf分岔解的稳定性。利用Si’lnikov方法研究了该系统的混沌运动,严格地给出了系统产生混沌的机理与相应的参数条件。数值模拟验证了理论分析的结果。     

四翼超混沌系统的动力学特性分析及其电路实现

为了提高混沌系统的复杂性,本文基于最新提出的简化Lorenz系统,采用正弦函数扰动方法和非奇异变换,设计了一个具有四翼吸引子结构的超混沌系统。通过计算Lyapunov指数、分岔图、相图和Poincaré截面等方法分析了该系统的动力学特性,分析表明该系统具有丰富的动力学行为。采用分立元件,设计了该系统的模拟电路,电路实验结果与数值仿真结果相吻合,为构建具有高性能的混沌保密通信系统奠定了基础。     

低相噪数字锁相间接频率合成器的研究

在较详细分析常规移频数字锁相频率合成器的基础上,提出了倍相反馈、双反馈及相噪相消三种以数字锁相为核心的低相噪间接频率合成器,并对此进行了较详细的理论分析和讨论。     

串行数字锁相频率合成器的设计

介绍了一种利用AT89S52单片机控制数字锁相环LMX2316的低相位噪声频率合成器,分析了环路的带内相位噪声以及环路的锁定时间与环路带宽的关系,讨论了环路滤波器的设计,最后得到了与分析相符合的结果。     

基于Hopf分岔的周期激励van der Pol-Duffing振荡器出现混沌的解析预测

周期激励ｖａｎｄｅｒＰｏｌ－Ｄｕｆｉｎｇ振荡器是能够呈现混沌行为的简单二阶非自治动态系统之一。本文利用谐波平衡技术和分岔理论获得了振荡器近似基谐波幅度发Ｈｏｐｆ分岔的曲线；探讨了Ｈｏｐｆ分岔与混沌出现的关系，首次剖析了ｖａｎｄｅｒＰｏｌ－Ｄｕｆｉｎｇ振荡器的Ｈｏｐｆ分岔结果是拟周期解，且拟周期解的崩溃出现混沌；数值摸拟计算出了ｖａｎｄｅｒＰｏｌ－Ｄｕｆｉｎｇ振荡器的混沌参数区域，结果表Ｈｏｐｆ分岔比Ｍｅｌｎｉｋｏｖ方法有更高的预测精度，可有效地用于预测混沌可能出现的参数区域。     

基于神经网络混沌吸引子的混合加密

把Diffe-Hellman密钥交换协议和流密码算法相结合,设计了一种基于神经网络混沌吸引子的混合加密算法。算法采用基于混沌吸引子的Diffe-Hellman公钥体制,保证了密钥分发的安全性,同时拥有流密码速度快的优点,提高了加密速度,因此实用性较好,能够满足下一代通信实时快速的需求。分析了算法的安全性和加解密效率,利用vc编程实现算法,并对仿真生成的密钥流和密文进行测试。实验结果表明,算法具有较好的安全性和加解密速度。     

基于MATLAB的锁相环频率合成器教学实践

通信系统性能好坏很大程度上取决于有没有一个良好的同步系统。在“通信原理”课程中提到了基于锁相环的同步系统,但是对这部分内容介绍简单,没有系统的推导以及结论。基于Matlab的锁相环系统,能够得到不同参数下的锁相环的环路滤波器幅频响应和闭环响应,在Simulink工具箱中,设计一个基于锁相环的频率合成器,让学生掌握锁相环相位锁定的原理以及同步系统,为通信原理课程学习提供了支持。     

Chaos and bifurcation in a third-order digital phase-locked loop

Nonlinear dynamics of a third-order zero crossing digital phase locked loop (ZCDPLL) has been investigated. It has been observed that, while first and second-order ZCDPLLs show period doubling route to chaos, a third-order ZCDPLL manifests a disjoint periodic attractor in its route to chaos. Also, the complexity and predictability of the system dynamics have been characterized by using nonlinear dynamical measures such as Lyapunov exponent, Kaplan–York dimension, correlation dimension and Kolmogorov entropy. All the results show that the chaos in a third-order ZCDPLL is low dimensional.     

Behaviour of fractional loop delay zero crossing digital phase locked loop (FR-ZCDPLL)

This article analyses the performance of the first-order zero crossing digital phase locked loops (FR-ZCDPLL) when fractional loop delay is added to loop. The non-linear dynamics of the loop is presented, analysed and examined through bifurcation behaviour. Numerical simulation of the loop is conducted to proof the mathematical analysis of the loop operation. The results of the loop simulation show that the proposed FR-ZCDPLL has enhanced the performance compared to the conventional zero crossing DPLL in terms of wider lock range, captured range and stable operation region. In addition, extensive experimental simulation was conducted to find the optimum loop parameters for different loop environmental conditions. The addition of the fractional loop delay network in the conventional loop also reduces the phase jitter and its variance especially when the signal-to-noise ratio is low.     

A constant loop bandwidth fractional-N frequency synthesizer for GNSS receivers

正A constant loop bandwidth fractional-TV frequency synthesizer for portable civilian global navigation satellite system(GNSS) receivers implemented in a 130 nm 1P6M CMOS process is introduced.Via discrete working regions,the LC-VCO obtains a wide tuning range with a simple structure and small VCO gain.Spur suppression technology is proposed to minimize the phase offset introduced by PFD and charge pumps.The optimized bandwidth is maintained by an auto loop calibration module to adjust the charge pump current when the PLL output frequency changes or the temperature varies.Measurement results show that this synthesizer attains an in-band phase noise lower than -93 dBc at a 10 kHz offset and a spur less than -70 dBc;the bandwidth varies by±3%for all the GNSS signals.The whole synthesizer consumes 4.5 mA current from a 1 V supply,and its area(without the LO tested buffer) is 0.5 mm~2.     

一种应用于GNSS接收机常数环路带宽的小数频率合成器

提出了一种应用于手持式民用GNSS接收机常数环路带宽的小数频率合成器,并在0.13μm 1P6M 的CMOS工艺中实现。通过离散的工作区域,LC-VCO用简单的结构获得宽的调节范围和小的压控灵敏度。提出的杂散抑制技术来最小化由于鉴频鉴相器和电荷泵引入的相位偏移。当PLL输出频率改变或温度变化时,通过自动环路校正模块自适应调整电荷泵电流保持优化的环路带宽不变。测试结果显示,该频率合成器带内相位噪声小于-93dBc（10 kHz 频率偏移处）,杂散小于-70 dBc, 环路带宽变化小于?3%;在1V的电源供电下,整个合成器（不包括本振测试buffer）消耗4.5mA电流,面积为0.5mm2。     

基于直接数字频率合成器的新型微波成像系统

研究并实现了一种Ku频段的相控阵被动微波成像系统.该系统使用直接数字频率合成器(Direct Digital Synthesizer,DDS)进行上变频后作为射频通道的本振信号,通过DDS作为等效移相单元来实现相控阵成像系统的移相.对比传统使用数字移相器方案,该成像方案可以对视场内的景物进行几乎连续的高密度电扫描,具有扫描时间短、移相精度高、扫描像素高等优点.系统的实测成像结果表明:基于DDS的相控阵微波成像方案具有成像质量高、成像速度快、系统成本较低等优势,是一种有着良好研究前景的新型微波与毫米波成像技术.     

CPU控制的数字锁相环频率合成系统的FPGA实现

介绍了一种CPU控制的数字锁相环频率合成系统的FPGA实现方案,深入探讨了设计原理及过程,并给出了详细的仿真波形。     

直接数字频率合成器AD9954在跳频通信系统中的应用研究

频率合成器是一种频率稳定度较高的离散间隔型频率信号发生器,广泛应用在通信、雷达、仪器仪表及导航系统中.在研究高集成度频率合成器AD9954的基础上,给出了AD9954在跳频系统中的应用方案.跳频方案采用软件无线电技术,采用DSP作为伪码发生器,控制DDS输出频率,得到相应的跳频图案.实验表明该设计合理可行.     

A direct digital frequency synthesizer based on ROM free algorithm

An ROM free quadrature direct digital frequency synthesizer (DDFS) was proposed in this paper. The proposed DDFS mainly consists of two adders and two multipliers to generate quadrature outputs. The proposed DDFS was implemented in both cell-base library and ALTERA Stratix EP1S40F780C5 FPGA board for verification.     

多通道高速直接数字频率合成器

本文提出了一款具有32位相位精度,输出12位精度的高性能直接数字频率合成器。该直接数字频率合成器通过多通道采样技术和12位精度的数模转换器,使其同时具有高速和高精度的特性。该芯片采用130nm标准CMOS工艺制造,核心区域面积为0.89mm×0.98mm,在1.2V单电源供电情况下,总功耗约为300mW,室温条件下,最大时钟工作频率为2.0GHz。