AHB总线分析及从模块设计

AMBA总线结构广泛应用于片上系统设计中,其中AHB总线用于系统中高性能、高时钟速率模块间通信。AHB总线接口设计技术是片上系统设计的基本技术。AHB总线接口设计划分为主控模块接口设计及从模块接口设计。在详细论述AHB总线工作原理后,重点介绍了SRAM从模块AHB接口设计,包括SRAM读写控制信号的时序要求,传输操作时插入等待状态的方法,以及响应信号的产生。     

多核共享存储控制器中AMBA-AHB总线接口的设计

在基于IP复用的SOC设计中,片上总线作为SOC系统集成的互连结构,负责各种移植IP之间的正常通信.片上总线作为各设计模块通信的桥梁,成为了SOC设计中的关键问题.基于AMBA Rev2.0 AHB-Lite 总线协议,通过在存储控制器与AHB总线之间设计AMBA接口,实现系统专用网络据数处理引擎PE与嵌入式通用处理器...     

MCS-DMA：一种面向SoC内DMA传输的内存控制器优化设计

当前主流片上总线协议—AHB存在访存带宽利用率较低的问题.本文基于SoC内DMA传输较多的特点,提出一种新的优化设计：在内存控制器内部增加MCS-DMA模块,并通过驱动程序将MCS-DMA模块与目标DMA传输绑定. 一方面实现数据预取,提升单个DMA传输时的总线带宽利用率;另一方面使访存请求在内存控制器内部流水化完成,提升多个DMA并发时的总线带宽利用率.将该设计应用到北大众志SK SoC后,单个DMA传输时的总线带宽利用率提升至100%,多个DMA并发时的总线带宽利用率从33.3%提升至85.5%,而芯片设计面积仅增加2.9%．     

多层次AHB总线架构中BusMatrix的设计和实现

多层次AHB BusMatrix是ARM公司提出的一种高效的片上总线架构,允许多个主设备并行访问多个从设备,它能有效提高总线带宽,并增加系统的灵活性.这里使用Verilog HDL给出BusMatrix的RTL级的实现.这一实现具有很强的可配置性,支持多达16个的主设备和从设备,具有三种仲裁方式,有不少于1 440种可能的配置.详细描述BusMatrix的输入模块、译码器和输出模块的设计思想.最后用综合工具BusMatrix进行了功耗和面积的评估,可以看到其输入模块的功耗占整个设计的50%,因此将输入模块的低功耗设计作为下一阶段的工作重点.     

一种低功耗高效率的双向AXI2AHB总线桥设计与实现

为了方便不同IP(intellectual property)核之间通信,针对广泛使用的AXI与AHB这2种总线,提出了一种低功耗高效率的双向AXI2AHB总线桥的设计与实现方法。介绍了这2种总线协议的特点,阐述了AXI2AHB总线桥的设计结构和实现方法,并采用多事务处理、写数据预读策略以及低功耗优化技术。使用Verilog语言在modelsim工具下进行了验证,仿真结果表明该总线桥能较大提高So C芯片的系统带宽利用率并降低芯片产生的功耗。     

AHB总线在密码SoC中的设计与应用

为了提高密码SoC的接口的规范性能和系统的整体性能,提出了一个基于AMBA总线规范高性能总线AHB的多密码算法IP核的集成方案。首先对AHB高性能总线进行了FPGA实现,并在此基础上实现了多个密码算法IP核与AHB总线的挂接,完成了基于AHB总线的片上系统集成。最后对AHB总线和密码算法集成进行了仿真和FPGA测试,并验证了实现的正确性。     

AHB总线仲裁器的设计

介绍了AHB总线仲裁信号,对其仲裁机制和仲裁过程进行了详细的说明.在MAX plusⅡ软件平台上,采用自顶向下的设计方法,将整个设计分为3个模块,底层模块使用甚高速集成电路硬件描述语言(VHDL)设计,然后包装入库,顶层文件采用原理图输入法,实现AHB总线仲裁器的设计,并给出仿真结果.     

基于Crossbar Switch结构的多层AMBA高速总线的设计及其应用

为了解决片上系统总线有限带宽的瓶颈,提出了一种快速的将标准AMBA总线升级为交叉开关式(Crossbar Switch)的多层AMBA总线的互联架构,该总线架构已经使用Synosys工具0.18μmCMOS技术工艺进行设计,并且采用电子系统级(ESL)测试方法搭建系统环境对总线进行验证.此总线架构已经成功应用于Corestar3400DSP的SoC平台设计,极大地提高了AMBA总线的频率和传输带宽,部分解决了片上总线的资源共享问题,为高性能片上系统设计提供了更加灵活的总线架构.     

分层验证法在基于AMBA系统中的应用

在基于AMBA(Advanced Microcontroller Bus Architecture，先进的微控制器总线体系结构)的系统中，用户设计的模块和第三方IP模块与AMBA AHB(Advanced High—performance Bus)和AMBA APB(Advance Peripheral Bus)总线相连，如图1所示。分层验证方法能够跨越总线边界应用于AHB和     

一种片内硬件调试支持单元设计

该模块通过AHB总线接口监听总线通信内容并将其实时记录于缓冲器中,用户可以通过该缓冲域观察系统运转;它支持在断点/观察点以及处理器陷阱等条件下通过挂起处理器进行系统诊断,同时其内部多级地址译码机制可以对所有片上控制存储单元进行定位,方便用户进行调试。通过专用的调试通信链路,用户可以方便地对嵌入式系统进行远程调试。     

A novel bus transfer mode (AS transfer) and a performance evaluation methodology

This paper proposes an innovative on-Chip bus transfer mode – the Advanced Encryption Standard (AES) state transfer (AS) and a performance evaluation methodology to estimate the transfer performance. By modeling and collecting several performance metrics including bus latency, bandwidth, valid bandwidth, power and energy consumption using the methodology, it enhances fidelity of the performance analysis and evaluation. As a case study, we formally complete the hardware implementation flow on Advanced High-Performance Bus (AHB), Advanced eXensible Interface 4 (AXI4) and AS bus (ASBUS) DMA, and demonstrate high estimation accuracy by comparing all the experimental results. Both static analysis and hardware implementation results show that the data transfer latency is close to 29% of AHB and 58% of AXI4 by using the AS transfer. Moreover, it is observed that this high-efficiency transfer mode of ASBUS helps to enhance the valid data bandwidth to around 3.4 times that of AHB and 1.7 times that of AXI4, and the energy consumption of ASBUS is only a half of AHB and AXI4. Furthermore, the proposed evaluation methodology is effectively used with sufficient accuracy (the average estimation error: 3.3%) in the design flow.     

The architecture of a specific chip for RNA secondary structure prediction

The architecture of a BioAccel (internal code) chip for RNA secondary structure prediction is described in the letter. The system is based on a BioBus (internal code), whose distinguishing features are: Two separated control and data channels, and a slave-associated arbitration scheme. Two reference systems based on the AMBA AHB bus and Coreconnect bus are introduced to evaluate the performance of the system. The simulation results are attractive.The average communication bandwidth of the chip is increased at severalfold, and the read and write latencies are reduced about 40 percent.     

AMBA总线及其应用

介绍了AMBA总线,并且使用ModelSim仿真软件对一个应用AMAB总线的设计进行了仿真,验证了设计与AMBA总线的兼容性.AMBA总线可以提供一个具有多个主单元,支持宽带宽高性能的系统.今后,AMBA总线必将在越来越多的SoC设计中得到应用.     

SoC系统中AHB/VCI Wrapper的设计及验证

文章描述SoC平台的片内总线到VCI标准接口的转换部件的设计实现.它可以把带有VCI标准接口的IP模块和AMBA AHB系统总线连接起来.研究内容主要包括两部分:第一,在VCI标准Rev2.0版本的基础上,参照BVCI协议要求完成一个AMBA AHB系统总线与VCI标准接口的转换部件-AHB/VCI Wrapper;第二,利用总线功能模型(BFM)思想,为AMBA总线和BVCI接口建立相应的BFM模型,在此基础上,完成对AMBA总线控制部件和AHB/VCI Wrapper的功能验证.该平台具有很好的可重用性.     

基于AHB总线的DMA控制器的实现与应用

通过对AMBA2．0总线结构的介绍以及AHB总线的分析,结合在第三代移动通信终端基带芯片的开发和设计的实际应用,给出了在AHB总线上设计实现DMA控制器的一种方法,并用硬件描述语言（Verilog HDL）实现对DMA控制器的设计,同时用仿真工具进行了仿真分析,并通过可编程逻辑器件（FPGA）完成对设计的验证,形成完整可复用的IP软核,最后该设计成功应用于第三代移动通信终端基带芯片。     

An Ameliorated Design Method of ML‐AHB BusMatrix

The multi‐layer advanced high‐performance bus (ML‐AHB) BusMatrix proposed by ARM is an excellent architecture for applying embedded systems with low power. However, there is one clock cycle delay for each master in the ML‐AHB BusMatrix of the advanced microcontroller bus architecture (AMBA) design kit (ADK) whenever a master starts new transactions or changes the slave layers. In this letter, we propose an improved design method to remove the one clock cycle delay in the ML‐AHB BusMatrix of an ADK. We also remarkably reduce the total area and power consumption of the ML‐AHB BusMatrix of an ADK with the elimination of the heavy input stages.     

基于ARM核的嵌入式CPU内AHB接口的实现

本文分析了基于芯核的嵌入式CPU设计的特点，提出了设计基于ARM核的嵌入式CPU内AHB接口存在的空洞问题。结合体系的设计，给出了通过改进AHB总线解决这些空洞的方法。最后讨论了嵌入式CPU在硬件上对AHB接口的实现。