用虚拟寄存器技术开发Java处理器的指令级并行性

本文讨论了开发Ｊａｖａ处理器的指令级并行性的策略，提出采用虚拟寄存器技术的Ｊａｖａ处理器（ＶＲＪＰ）结构，并给出了判断相关性和管理虚拟寄存器的方法。分析和实验表明，ＶＲＪＰ能够有效地开发Ｊａｖａ的指令级并行性，提高Ｊａｖａ程序的执行效率。在ＶＲＪＰ中，大多数虚拟寄存器都不需要对应的物理寄存器，大大降低了物理寄存器的访问频率。     

指令级并行程序执行模型

提出了一种形式化的指令级并行程序执行模型,ＩＬＰＰＥＭ不仅可以描述程序实际执行过程的行为,也可以描述编译和执行时不确定的时间变化所造成的可行执行过程的行为;同时提出了程序执行的同构概念,并证明了可行程序执行必与一个实际程序执行同构,从而为并行程序编译和验证提供了理论依据。     

DSP体系结构发展的新趋势

CISC→RISC设计思想对DSP体系结构设计中数据和指令级并行性开发产生了深刻影响，融合RISC和SIMD技术的单核处理器已经成为DSP体系结构设计的新趋势。     

密码协处理器指令级并行编译研究

立足于处理器体系结构的研究,结合可重构设计技术以确保密码处理的灵活性是密码协处理器研究的重要方法,其中如何提升密码协处理器的性能是至关重要的问题。基于VLIW体系结构以及可重构设计技术,设计专用指令密码协处理器。编译器作为密码协处理器的重要组成部分,重点研究了密码协处理器指令级并行编译技术,通过提高指令级并行度来提升密码协处理器的性能。     

高性能科学计算的并行程序设计方法研究

由不同高性能RISC处理器及其构成的超级计算机系统，其基准性能和体系结构是不尽相同的，而且一种计算机体系结构的寿命也就只有3－5年时间，这将使得大多数付出巨大代价且在特定平台上开发成功的高性能科学计算程序往往会因为机型的改变而不能运行或不能很好运行，因此，人们迫切需要通用化程序，文中通过对在几种主流超级计算机上大量的测试数据的分析，指出了消息传递模式与指令级并行性对提高并行程序通用化程度的重要影响，同时也对利用网络化虚拟集群计算机资源从事高性能科学计算的可行性进行了讨论。     

指令级密码处理器软件功耗建模与仿真

为了分析密码处理器软件的功耗,提高软件的抗能量攻击能力,提出了基于指令的处理器功耗建模仿真方法;详细阐述了模型建立、指令功耗求解算法以及指令功耗采集平台建立方法;在此基础上对一款密码专用处理器的AES加密算法软件功耗进行了仿真,对仿真结果和实际测量结果进行了比较分析,结果表明这种处理器功耗建模方法是有效的。     

分解式软件流水DESP：一种开发循环程序指令级并行性的新方法

本在软件流水方面提出一种新观点，把软件流水看作是一种指令级变形，是把一维指令向量变换成二维指令矩阵。这样，软流流水问题可以很自然地分解为两个子问题：一个是确定每个操作在指令矩阵中的行号，另一个是确定其在指令矩阵中的列号。其中这种观战我们开发出一种新的循环调度方法，叫做分解式软件流水－ＤＥＳＰ。     

指令级并行中谓词分析技术的研究

谓词支持是IA 6 4体系结构的新特征 ,它为发掘指令级并行提供了更多的机会 ,同时给编译器的设计者增加了难度 .谓词是条件执行的依据 ,是提高指令级并行的新途径 .该文介绍在ORC(IA 6 4OpenResearchCompiler)中首次设计实现的基于谓词划分图的谓词分析技术及其在指令调度中的应用 .利用谓词分析技术建立了谓词关系数据库、指令调度查询谓词关系数据库提高指令级并行 .文章着重论述了谓词关系数据库的核心———谓词划分图的建立 ,在谓词划分图的基础上实现了谓词关系的计算和查询 ,实际结果表明谓词分析技术有显著优化效果 .     

指令级并行性编译器

发现和利用代码中的指令级并行性是提高未来微处理器性能的关键。编译器的编写者为更好地利用ＩＬＰ会碰到一些复杂的技术问题。     

VLIW DSP指令级精度模拟器的快速实现方法

为了以最小代价开发出超长指令字(VLIW)数字信号处理器(DSP)的指令级精度的模拟器,缩短开发周期,提出了一种基于开源模拟器(gem5)的开发方法.对gem5模拟器和VLIW DSP的指令执行流程分别进行分析,指出指令在gem5模拟器上以纯32位指令环境顺序执行和指令在VLIW DSP上以16/32位混合指令环境并行执行之间的矛盾是开发的难点.在gem5的顺序执行模型的基础上,通过加入并行的判决、执行机制和16/32位混合指令的取指机制建立了VLIWDSP的模型,并具体实现了一款VLIW DSP的模拟器.通过一组针对每条指令的测试程序和一组DSP典型应用程序验证了该方法的正确性和可行性.     

众核结构上线程级推测执行能力评估器设计

由成百上千处理器核构成的众核处理器在提供大量计算能力的同时,也对如何高效利用资源提出挑战;具有不同并行度的应用对处理器核资源有不同的需求,不合理的分配会造成资源浪费(分配过多)或者限制并行性开发(分配过少).针对众核结构上串行程序线程级推测执行面临的处理器核资源分配问题,提出一种基于硬件的推测执行能力监测和评估机制,设计三种线程级推测执行能力评估器;该评估器能够根据串行程序推测执行能力的动态变化,对应用分配的处理器核资源数量进行实时调整.实验结果表明,利用一个硬件开销极小的评估器对众核平台上串行程序的线程级推测执行进行资源分配指导,即可使性能和资源利用率达到有效的平衡.     

带条件分支的指令级循环优化新方法*

分解式软件流水DESP是我们最近提出来的一种对无分支循环进行有效调度的新方法，它通过把循环调度分解为两个子问题，把无分支调度问题转化为无环路图的调度，从而运用图论中一些经典的复杂度为多项式的方法来解决．在本文中，我们把DESP方法扩展成可以优化带条件分支的循环，称为全局分解式软件流水方法——GDESP．研究结果表明，GDESP方法具有时间效益高和实用性好等优点，是一种有效实用的全局循环调度方法．     

指令级并行编译器的数据预取及优化方法

微处理器芯片的处理能力越来越强,但是,存储器的速度却远远不能与其匹配,造成了整个系统的性能不理想,为解决这个总理２,编译器发展了局部性优化、数据预取等多种技术,文中将介绍一种用于ＩＬＰ（Ｉｎｓｔｒｕｃｔｉｏｎ ｌｅｖ－ｅｌ Ｐａｒａｌｌｅｌｉｓｍ）优化编译器的数据预取技术以及一种利用寄存器堆减少主存访问次数、对程序进行 优化的方法,利用它们可以提高平均存储性能,对科学和工程计算的应用是相当有效的。     

Java处理器中指令合并技术的研究与实现

文中在分析Ｊａｖａ虚拟机及字节码特性基础上,研究了Ｊａｖａ处理器中的指令合并技术。对３种合并策略：２条指令的合并,３条指令的合并及４条指令的合并进行了分析比较,并分别实现了这３种合并策略。研究表明４条指令合并策略具有较高的性能／开销比。     

LS-RISC指令级功耗模型的开发

针对笔者自主研制的LS-RISC微处理器,讨论了其指令级功耗模型的开发.为了降低指令间效应对功耗分析带来的复杂度,按照指令执行时经过的功能部件,对指令进行重新分类,使得分析的复杂度由O(n2)减小到了O(n).功耗模型的成功开发,为低功耗编译和软件功耗优化奠定了基础.     

AES专用指令处理器的研究与实现

随着加密算法在嵌入式可信计算领域的广泛应用,如何提高其执行效率成为研究的热点问题.高级加密标准 (AES) 凭借其在安全性、费用开销和可执行性等方面的内在优势,成为使用最为广泛的对称密钥加密算法.采用指令集架构 (ISA) 扩展优化的方法对AES算法进行指令扩展优化.基于电子系统级(ESL)方法设计流程,使用基于LISA语言的处理器生成工具构建了一个高效AES专用指令处理器(AES_ASIP)模型,最终实现于FPGA中.经过一系列的仿真和验证,对比ARM处理器指令集架构,实验结果显示AES_ASIP以增加少许硬件资源为代价,提高了算法58.4x%的执行效率并节省了47.4x%的指令代码存储空间.     

零级指令缓存研究综述

高效能是处理器设计的重要指标。由于指令部件在处理器芯片中开始占据越来越多的芯片面积,消耗了较多的芯片功耗,研究人员提出了零级指令缓存设计。零级指令缓存容量小、访问耗能低,与流水线紧密耦合、取指命中时可以门控流水线部分逻辑。因此,零级指令缓存可以有效提高流水线指令部件的能效比。综述了现有的零级指令缓存的不同结构、各结构的发展与应用情况;展望了零级指令缓存设计的未来研究思路。     

分解式软件流水DESP——一种开发循环程序指令级并行性的新方法*

本文在软件流水方面提出一种新观点，把软件流水看作是一种指令级变形，是把一维指令向量变换成二维指令矩阵．这样，软件流水问题可以很自然地分解为两个子问题：一个是确定每个操作在指令矩阵中的行号,另一个是确定其在指令矩阵中的列号．基于这种观点，我们开发出一种新的循环调度方法，叫做分解式软件流水——DESP．     

LS—RISC指令级功耗模型的开发

针对笔者自主研制的LS-RISC微处理器,讨论了其指令级功耗模型的开发。为了降低指令间效应对功耗分析带来的复杂度,按照指令执行时经过的功能部件,对指令进行重新分类,使得分析的复杂度由O(n2)减小到了O(n)。功耗模型的成功开发,为低功耗编译和软件功耗优化奠定了基础。     

基于丛生树的片段式并行查询优化技术研究

该文以丛生树模型为基础,提出了一种片段式查询执行计划。该执行计划将查询树划分成多个按流水线方式执行的片段,各片段依次执行。该执行计划可以减少中间结果的Ｉ／０次数,更充分地利用内存资源。文中还举例说明了计划的执行过程。