基于IEEE Std1500的IP核并行测试控制架构设计

随着IEEE 1500标准的不断推广应用,兼容该标准的IP核也越来越多,具有IEEE 1500标准结构的IP核也被越来越多的应用到片上系统的设计中;由于IEEE 1500标准定义了外壳架构和测试访问机制,因此如何实现片上系统中IP核的外壳架构和测试访问机制的测试控制便成为研究的热点问题;文章在研究标准的基础上,基于外壳架构和CAS-BUS测试访问机制,提出IP核的并行测试控制架构,通过多IP核的仿真时序图分析,验证了测试控制架构的有效性;该架构能够实现多IP核的并行测试控制,节约了测试时间,提高了测试效率,为片上系统的测试控制提供一种新思路。     

嵌入式芯核测试标准IEEE Std 1500综述

介绍了IEEE 1500标准制定的历程和背景、SoC测试面临的重大挑战及该标准所要解决的问题、IEEE 1500标准的基本结构和使用方法,最后对该标准的未来提出展望.     

复用NoC测试SoC内嵌IP芯核的测试规划研究

测试规划是SoC芯片测试中需要解决的一个重要问题。一种复用片上网络测试内嵌IP芯核的测试规划方法被用于限制测试模式下SoC芯片功耗不超出最大芯片功耗范围,消除测试资源共享所引起的冲突,达到减小测试时间的目的。提出了支持测试规划的无拥塞路由算法和测试扫描链优化配置方法。使用VHDL硬件描述语言实现了在FPGA芯片中可综合的二维Mesh片上网络测试平台,用于片上网络性能参数、路由算法以及基于片上网络的SoC芯片测试方法的分析评估。     

功耗限制下的NoC测试端口的优化选择方法

提出了一种NoC测试端口位置和数量的优化选取的方法,它在系统功耗限制的条件下,确定input/output端口的对数,以所有核测试路径总和最短为目标,优化选取NoC 测试端口的最佳位置。本方案在测试功耗不超过系统允许的最大功耗条件下,最大限度地选取测试端口的对数来进行并行测试,从而能高效地完成对核的测试,同时又能有效地避免因测试带来的器件损坏。实验结果表明这种方法提高了测试效率,降低了NoC的总体测试代价。     

SOC测试访问机制

以复用为基础,通过测试访问机制(TAM,TestAccessMechanism)实现对深嵌在SOC(SystemOnChip)内部的IP核(In鄄tellectualProperty,知识产权模块)的测试,是解决SOC测试的根本方法。本文将介绍现有的几类典型的测试访问机制:(1)直接测试访问,(2)基于总线的测试访问机制,(3)基于透明模型的访问机制等。分析它们的特点,探讨面临的主要问题。     

基于IEEE 1500标准的模拟核外壳的设计

在系统芯片SoC测试中,模拟核的可靠性测试是现在亟待解决的一个重要问题;针对此问题,主要对Wrapper测试壳结构进行设计,在此标准的基础上增加了AD和DA的转换器,既保留了原来应有的测试标准和方法,同时增加了用数字信号来测试模拟信号的方法;通过用Quartus II软件和PSpice软件的联合仿真下,证明了基于1500标准的外壳设计可以对模拟核进行测试。     

数模混合片上系统模拟芯核并行测试结构

为了减少测试成本,基于片上数字化的思想,提出复用片上DAC和ADC数模混合片上系统模拟芯核并行测试结构.自保持模拟测试接口可暂存模拟测试激励和测试响应,减少每个测试端口添加的DAC和ADC所产生的额外面积开销,实现芯核级多端口测试和系统级的多核并行测试.采用流水线式并行测试结构减少DAC输出测试激励的等待时间;并进一步分析了模拟测试外壳的测试成本评价方法和优化问题数学模型,在此基础上设计测试成本优化算法,得到优化的模拟测试外壳组分配方案.实验结果表明,文中提出的模拟芯核测试结构对精度的影响小于0.25%,对测试时间可优化40%以上.     

基于IEEE Std 1500标准的SOC可测性设计研究

集成电路深亚微米制造技术和设计技术的迅速发展,使得基于IP核复用的SOC设计技术得到越来越广泛的应用,但由于IP核的来源不同,设计标准的不兼容等因素,使得SOC的测试变得越来越困难;IEEE为解决SOC的测试问题提出了嵌入式芯核测试标准IEEE Std 1500,致力于建立标准化的IP核供应商和用户之间的测试接口,简化核测试信息的复用;文章详细介绍了IEEE Std 1500标准的测试架构,使用方法和核测试描述语言CTL,同时给出标准中提出的SOC可测性设计方法。     

基于FPGA的8051IP核的设计与实现

裁减并完善了与MCS-51系列微处理器指令集完全兼容的8051IP核,减少了设计面积,提高了处理速度.按照自顶而下的设计原则,分别设计了算术逻辑单元、中心控制器、定时/计数器、串行口、RAM和ROM单元.设计采用VHDL语言进行描述并且用ModelsimSE6.0进行功能和时序验证.将8051IP核下载到Xilinx公司的FPGA(XC3SSOOE-4FG320C)上进行物理验证,测试了一个LED流水灯程序,结果表明软核达到预期的效果.本设计作为可移植的IP核,可以组成片上系统,用于嵌入式系统领域.     

基于FPGA的智能网络接口设计

为了实现一种基于FPGA及片上系统(SOC)的智能以太网接口设计,在FPGA内集成了PowerPC440硬核处理器、以太网络接口控制器IP(TEMAC)、DDR2控制器、通用串行接口IP核及定时器等;该设计使用Verilog HDL硬件描述语言,在ISE12.4下的嵌入式集成开发环境XPS下进行IP核定制、系统的集成设计、综合、布局布线,在Model Sim下完成功能、时序仿真,在SDK环境下完成片上系统软件程序的开发;最后在XILINX的Virtex-5系列FPGA器件上实现了具有千兆以太网络接口的智能片上系统,智能网络接口具有可重配置、可扩展性、灵活性、兼容性、功耗低等优点。     

基于SOC测试的IEEE P1500

随着集成电路技术的飞速发展以及SOC系统的出现,电路的测试难度在不断增大,严重制约了SOC技术的发展,文中从SOC可测性设计出发全面介绍IEEEP1500,通过研究对比当前适用于SOC领域的测试方法,着重讨论了其在SOC测试方面应用的优点和不足。     

基于Wishbone总线片上传感器控制系统的设计

该论文在对传统传感器节点结构的分析基础上,设计了一种基于Wishbone总线的传感器控制系统结构IP核,并在Xilinx Spantan3系列的FPGA芯片上进行了调试测试。论文首先设计了以SHT7X作为传感器模块和以CC2420作为无线通信模块的传感器节点控制系统架构,然后详细设计了系统各模块,包括MCU、各种接口模块和系统连接模块,这些模块均采用WISHBONE总线标准。最后对设计进行综合、实现和调试,结果显示该设计值占用了625个Slice,最高频率达78．740MHz。     

基于Wishbone总线片上传感器控制系统的设计

该论文在对传统传感器节点结构的分析基础上,设计了一种基于Wishbone总线的传感器控制系统结构IP核,并在XilinxSpantan 3系列的FPGA芯片上进行了调试测试。论文首先设计了以SHT7X作为传感器模块和以CC2420作为无线通信模块的传感器节点控制系统架构,然后详细设计了系统各模块,包括MCU、各种接口模块和系统连接模块,这些模块均采用WISHBONE总线标准。最后对设计进行综合、实现和调试,结果显示该设计值占用了625个Slice,最高频率达78.740MHz。     

一种基于体系结构模板的粗粒度可重构SoC设计方法

针对传统的面向应用领域的多核SoC体系结构设计方法存在系统结构探索空间大、设计复杂度高等问题,提出了一种基于体系结构模板的粗粒度可重构SoC系统架构设计方法。该设计方法以体系结构设计为中心,体系结构模板可重用、参数可配置,从而缩小了体系结构设计探索空间,提高了体系结构设计效率,降低了应用程序编译器开发复杂性。最后,以密码处理领域为例,将模板参数实例化,构建了一个面向密码处理领域的多核可重构指令集处理器SoC系统(Multi-RISP SoC)。实验结果表明,MultiRISP SoC系统与几个典型可重构平台在性能上相当,但系统构建更为快速高效。     

SoC测试中低成本、低功耗的芯核包装方法

提出一种SoC测试中新颖的并行芯核包装方法（parallel core wrapper design,pCWD）,该包装方法利用扫描切片重叠这一特点,通过缩短包装扫描链长度来减少测试功耗和测试时间．为了进一步减少测试时间,还提出了一种测试向量扫描切片划分和赋值算法．实验结果表明,针对ITC2002基准SoC集中d695芯片,应用并行包装方法和测试向量切片划分及赋值算法,能够减少50％的测试时间及95％的测试功耗．     

基于VHDL语言的IP核验证

探讨了IP核的验证与测试的方法及其和VHDL语言在IC设计中的应用,并给出了其在RISC8框架CPU核中的下载实例。