LDPC与Turbo解码器中的专用控制器设计

对于兼容LDPC和Turbo码的多模通信信道解码器,解码过程涉及大量数据计算和传输,系统高吞吐率的实时性要求使这类多模解码器的结构变得日益复杂。为此,设计并实现一种专用控制器,对待解码数据进行预处理,以控制整个解码器系统的工作。为满足解码器系统高时钟频率、大量专用运算和数据快速传输3个要求,采用重划分控制器流水线、增加专用指令及加速器和片内存储器划分3种方法,使解码器系统最大程度地实现并行化计算处理。测试结果表明,在专用控制器的控制协调下,解码器能满足LTE标准1 Gb/s和UMTS标准672 Mb/s的高吞吐率要求。使用TSMC 65 nm低功耗库,通过后端布局进行布线设计后,该解码器面积约为490 000μm2,最大时钟频率为540MHz。     

高速可配置RS纠删解码器的VLSI设计

目前对可配置纠错与删除(纠删)解码器研究较少。为此,采用性能优异的RS编码方法,提出一种高速可配置RS纠删解码器的超大规模集成电路(VLSI)架构,并详述可配置纠删BM模块的构成。该架构通过折叠技术,使解码器在保证高速的前提下降低硬件复杂度。通过0.18 μm工艺和Design Complier工具综合测试结果表明,与同类解码器研究相比,该解码器在硬件复杂度吞吐率和可配置性方面,均具有较大优势。     

一种基于分组的低功耗变长解码器的设计

变长码作为一种最流行的数据压缩技术,已被许多数据压缩标准,如JPEG,MPEG-2和H.263等作为编码方法但由于解码过程中的循环依赖性,限制了解码吞吐率。本文介绍了一种基于分组方法的低功耗变长解码器结构,它是利用变长编码本身的信息冗余降低功耗的,通过设计添加一个锁存器的方法来缩短变长解码器的关键路径,描述了一个对变长码表进行分组控制的有限状态机控制器,从而达到高吞吐率输出的目的。     

H.264熵解码器的研究与实现

在H.264/AVC标准中,基于上下文的自适应可变长编码(CAVLC)解码算法的复杂度较高。为此,提出一种基于熵解码算法的新型熵解码器,在对视频压缩码流实现熵解码的过程中,引入并行处理方式,并改进二叉树法。通过采用QuartusⅡ7.2版环境波形仿真和FPGA硬件实现方法进行实验,结果表明该熵解码器在硬件资源节省和解码速度方面具有较好的性能。     

阵列水声信号采集系统设计

提出了一种新型大规模阵列水声信号采集系统设计方法。该设计基于数据流驱动设计思想,利用FPGA实现了高速LINK口,同时在数据传输中采用独特的两级缓冲结构,因而系统拓扑结构灵活,数据吞吐率高,同时具备同步性能好,扩展性强的特点。     

一种Crossbar与直连结构组合的路由器

对Crossbar和直连结构就交换容量、吞吐率、分组延时等方面进行比较,在此基础上提出一种新型双平面路由器结构PPRA(Pigeon Pair Router Architecture)。采用转换窗口和同步可丢弃映射SDM(Synchronization Drop-able Mapping)等机制解决了振荡和分组乱序等问题。仿真结果表明,PPRA在保持吞吐率性能的情况下,比Crossbar和直连结构具有更优的分组延时性能,是一种性能较优的路由器结构。     

一种高吞吐率低成本的AES协处理器设计*

设计了一种高吞吐率低成本的AES协处理器。在加解密过程中采用共享技术,S盒采用复合域算法,减少了面积的需求;在轮内设计四级流水结构,有效地缩短关键路径,从而提高了处理器的数据吞吐率;同时在密钥扩展模块内插入寄存器,保证了轮密钥与轮循环的同步。基于Virtex II Pro FPGA 芯片（90 nm工艺技术）实现该结构,消耗面积仅约2 118 slices;在最高工作频率189 MHz下,128位加密的数据吞吐率达到1.8 Gbps。与同类设计相比,该处理器吞吐率/资源消耗比值较高。     

众核计算平台的高吞吐率密码算法加速

众核处理器适应于加速高吞吐率的计算密集型应用,而密码算法需要进行大量的数学计算,特别需要使用高吞吐率的计算平台。提出了一种面向众核平台的粗粒度并行加速框架,该框架不考虑算法内部的运算过程,将数据以计算函数为单位分配到众核协处理器上执行。使用MIC众核协处理器,采用三级并行结构及任务分配机制,提升了高吞吐率密码算法处理的并行性。针对多种密码算法应用的实验结果表明,该框架可充分利用众核平台实现粗粒度并行的高吞吐率加解密处理。     

H.264/AVC中CAVLC解码器的硬件设计与实现

设计了一种基于H.264标准的CAVLC解码器,码流输入单元采用桶形移位器,以实现单周期解一个句法元素,在各解码模块中采用码表分割、算术逻辑替代查表、零码字跳转等关键技术,在减少路径延迟和提高系统吞吐率的同时,节省了硬件开销。整个设计采用Verilog语言实现,在XILINX的ISE8.2开发环境下通过FPGA验证,使用Design Compiler在SMIC0.18μm CMOS单元库下综合,时钟最高频率可以达到165MHz。本设计可满足实时解码H.264高清视频的要求。     

一种动态的单组播集成调度算法

在单组播比例发生变化的情况下,现有单组播集成调度算法无法保持较高吞吐率。针对该问题,提出一种动态的单组播集成调度算法。基于输入排队(IQ)的交换结构,通过在输入端口处监测最近若干个时隙的单组播业务输入情况,动态决定当前的单组播集成调度策略。仿真结果表明,该算法的单播吞吐率、组播吞吐率和总体吞吐率均高于FILM算法和fSCIA算法,并具有较好的时延性能。     

一种基于CUDA的截断重叠维特比译码算法

为解决信道译码在高吞吐量通信系统中的瓶颈问题,通过对CUDA并行计算的了解和对维特比译码并行实现的探索,为卷积码提出了一种基于CUDA的截断重叠维特比译码器。算法通过截断式的子网格图相互重叠的方式,并行执行独立的正向度量计算和回溯过程。实验结果表明,在保证了译码算法误码率性能的同时,获得了良好的吞吐量提升表现,相比现有的实现方式有1.3~3.5倍的提升,降低了硬件开销,能够有效运用于实际高吞吐量通信系统中。     

RS(255,223)译码器的设计与FPGA实现

RS码是一种多进制分组循环码。检错和纠错能力强．尤其适合纠正突发错误，在通信系统中有着广泛的应用。本文所研究的RS(255，223)译码器采用修正的Euclid译码算法(MEA)，介绍了一种基于FPGA的RS译码器的设计和硬件电路实现方案。按照自顶向下的设计流程．划分模块．详细论述了各子模块的设计过程。     

流水线结构RS(255,223)译码器的VLSI设计

ＲＳ码已经广泛应用于通信系统,计算机系统,存储介质,网络和数字电视中,以提高数据的可靠性;ＲＳ（２５５,２２３）码是美国航空航天局（ＮＡＳＡ）和欧洲空间站（ＥＳＡ０在深空卫星通信系统中所采用的标准外码。文中用Ｔｏｐ－ｄｏｗｎ设计方法完成了采用频域译码算法的ＲＳ（２５５,２２３）译码器的ＶＬＳＩ设计,提出了一个ＧＦ（２５６）上串行计算的流水线结构的２５５点ＩＦＦＴ,该结构的ＩＦＦＴ与译码器的其它模块     

基于柯西RS编码的网络丢包恢复算法研究

为提高多媒体系统中视频数据包的丢包恢复率,在传统柯西RS编码和对角交织的基础上,提出对多帧视频数据包进行二次柯西RS编码的优化算法。通过动态选取适当的柯西矩阵,用一次矩阵运算实现对视频源数据包的二次柯西RS编码,并对对角交织进行变形以适应视频数据包的特点。实验结果表明,与传统柯西RS编码算法相比,该算法在相近的解码性能、解码延时和校验包数情况下,能明显提高丢包恢复率。     

RS码的盲参数识别

信道编码码序列的信息侦获是当前研究的热点、难点领域,而识别信道编码参数是进行信息侦获的必要前提。提出了利用矩阵化简秩（RANK）特性识别RS码的码长和码根分布[T]进行RS码的生成多项式的识别方法,避免繁琐的矩阵化简获得生成矩阵,简单地解决了对RS码的盲参数识别。仿真实验表明该方法在较高的误码率条件下,可以达到较好的参数识别效果。     

Dual-turbo receiver architecture for turbo coded MIMO-OFDM systems

This paper presents a novel architecture of iterative receivers with two layers of iterations for turbo coded multiple-input and multiple-output orthogonal frequency-division multiplexing(MIMO-OFDM)systems,where soft messages are passed not only between the MIMO detector and the turbo decoder,but also between the two component decoders within the turbo decoder.We first derive the factor graph representation of a turbo coded system as a basic building block for developing the iterative receivers.Then,a new soft message passing schedule over the factor graph is proposed,resulting in the proposed dual-turbo receiver architecture(DTRA).In DTRA,the MIMO detector and the turbo decoder work concurrently,and the soft messages for both layers of iterations are updated instantaneously,instead of the block-based exchange of soft messages in the conventional iterative receivers.In so doing,the processing latency can be greatly reduced while low computational complexity can be achieved.     

A pipelined Reed-Solomon decoder based on a modified step-by-step algorithm

We propose a pipelined Reed-Solomon (RS) decoder for an ultra-wideband system using a modified step-by-step algorithm. To reduce the complexity, the modified step-by-step algorithm merges two cases of the original algorithm. The pipelined structure allows the decoder to work at high rates with minimum delay. Consequently, for RS(23,17) codes, the proposed architecture requires 42.5% and 24.4% less area compared with a modified Euclidean architecture and a pipelined degree-computationless modified Euclidean architecture, respectively. The area of the proposed decoder is 11.3% less than that of the previous step-by-step decoder with a lower critical path delay.     

Multilevel turbo coded-continuous phase frequency shift keying (MLTC-CPFSK)

In this paper, we introduce a Turbo coded modulation scheme, called multilevel turbo coded-continuous phase frequency shift keying (MLTC-CPFSK). The underlying basis of multilevel coding is to partition a signal set into several levels and to encode separately each level through the respective layer of the encoder. In MLTC-CPFSK, to provide phase continuity of the signals, turbo encoder and continuous phase encoder (CPE) are serially concatenated at the last level, while all other levels consist of only a turbo encoder. Therefore, the proposed system contains multiple turbo encoder/decoder blocks in its architecture. The parallel input data sequences are encoded by our multilevel scheme and mapped to CPFSK signals. Then, for the purpose of performance analysis, these modulated signals are passed through AWGN and fading channels. At the receiver side, the input sequence of the first level is estimated by the first turbo decoder block. Subsequently, the other input sequences of other levels are computed using the estimated input bit streams of the respective previous levels. Simulation results are drawn for 4-ary CPFSK two level and 8-ary CPFSK three level turbo codes over AWGN, Rician, and Rayleigh channels for three iterations while frame sizes are chosen as 100 and 1024. It is concluded that satisfactory performance is achieved in MLTC-CPFSK systems for all SNR values in various fading environments.     

一种基于信源信道联合的最优速率分配算法

针对视频数据在无线信道上可靠传输问题,提出了一种基于信源信道联合的最优速率分配算法。该算法在网络带宽一定的情况下,从信源、信道及差错弹性能力权衡考虑,引入了信源解码器的抗误码性能指标,根据不同的信道状态确定信源信道编码的最优速率分配方案,从而获得最大的可解码长度,并最终获取最佳重建视频质量。仿真结果表明,该方案与传统的联合信源信道速率分配算法相比可获得更高的性能增益,适合于视频数据在无线网络上传输。