CMOS集成电路应用讲座——第二讲 CMOS电路与其他逻辑电路的接口问题

在数字系统中,有时会碰到需要将各种类型的逻辑电路或器件相互连接起来,如从TTL逻辑电路到CMOS逻辑电路,或相反等等.此时,电源可能是一组,也可能是二组.为了使系统能可靠地工作,必须合理地设计;要注意到每种逻辑电路的逻辑摆幅、输入电流、输出驱动能力、抗干扰特性及速度等性能.本文将对各种电路或器件的相互连接问题作一些介绍,考虑到PMOS及HTL电路已日趋淘汰,因此这方面不作详细叙述.(一)公共+5伏电源TTZ→CMOS接口普通TTL电路和CMOS电路的输出、输入电平如图1所示,从图中可见TTL电路的输出低电平完全可以满足CMOS的输入电平,但TTL的输出高电平其最低值(2.4伏)     

新的高速C~2MOS逻辑系列

具有CMOS低功耗电流特性,同时具有同LS TTL(低功耗肖特基TTL)一样高速度的超高速C~2MOS逻辑电路(称为新的HSC~2MOS电路)试制成功,并产品化了。 新的高速C~2MOS选辑电路典型的与非门的传输延迟时间为8ns(典型值),触发器的工作频率为boMHz(典型值),其速度约比标准的C~2MOS逻辑电路高30倍,比HS C~2MOS逻辑电路高3倍。     

基于93k的电平转换器测试方法及系统研究

本文提出了一种TTL到ECL的电平转换器的测试方法及系统,该方法通过在测试系统的电源设置模块中添加辅助电源,并且对辅助电源的参数和管脚进行相应设置,然后将添加的辅助电源通过电阻分别连接到待测电平转换器的输出接口,使得测试系统能够满足待测电平转换器的测试需求,进而建立待测电平转换器的测试流程并在测试系统中选取相应的测试方法完成电平转换器的各项测试,提高了电平转换器性能测试的稳定性和可靠性。     

高速逐次比较型编译码器的研究

本文提出一种载波主群信号用的编码器和译码器,编码速率为34368kb/s,编码精度10毕特,编码方式为逐次比较型。本电路的特点是用ECL型线接收器作求和放大器,用ECL型D触发器作判别电路,译码器和局部译码器中逻辑电路和记忆电路用D触发器代替或/或非门电路。这样,可使电路组成简单、转换速度快、编码精度高。本方案中除恒流源开关电路外全部采用数字集成电路,从而使电路的装配和调测大为简化。     

反馈式ECL记忆门的记忆性能和移位计数器

经过数学论证表明,改进反馈式ECL(MFECL)门可在二个状态中任一态保持稳定,所以认为MFECL门就是一种ECL记忆门或D锁存器.提出了一种由两个ECL记忆门组成的ECL主从D触发器.在上述理论基础上,利用此主从D触发器设计出5进制移位型计数器.经过计算机模拟上述电路,验证了理论和电路的正确性.     

反馈式ECL记忆门的记忆性能和移位计数器

经过数学论证表明,改进反馈式ECL(MFECL)门可在二个状态中任一态保持稳定,所以认为MFECL门就是一种ECL记忆门或D锁存器.提出了一种由两个ECL记忆门组成的ECL主从D触发器.在上述理论基础上,利用此主从D触发器设计出5进制移位型计数器.经过计算机模拟上述电路,验证了理论和电路的正确性.     

用示波器对数字器件进行特性描述

如果你从事数字电路设计,就经常需要测量所使用器件的模拟特性。本文概述了通用D触发器一些典型特性的测量情况。D输入端的TTL电平在时钟脉冲的正沿传送到Q输出端。我们要测定触发器确认为TTL高的最小高电平和确认为TTL低的最大低电平。然后观察输入电压处于这两个电平之间的未定义区时所发生的情况。 本文涉及的测量均在HP公司的培训板上进行,该培训板为检验示波器的各种测量提供了一种简便的方法。     

任意值数的时序逻辑电路设计

本文提出了一种值数可任意扩展的多值逻辑存贮单元——DYL多值D触发器。文中将二值时序电路设计方法推广到多值逻辑系统中,运用DYL电路的线性与或门和阈门以及多值D触发器,实现了任意值数的时序逻辑电路设计。     

单片机与PC机并行数据传输

<正> 单片机与PC机之间的数据传输多用串行方式,开行方式 用得不多。在短距离(数米范围内)的传输过程中,并行方式的优点是显而易见的。 串行传输时,首先得设置串口数据,如:串口号(C0M1或COM2)、波特率、数据位数、停止位、校验位等等。而且,单片机与PC机的串口数据必须一一对应相等,否则不能传输。并行 传输时,无须上述过程。二是PC机的串口电平值为:+12～-12V,单片机是TTL电平(0～+5V),两者不能直接相接,必须通过硬件进行电平变换,将单片机的TTL电平转换为PC机的串口电平。并行传输时,因PC机的并口也是TTL电平,故可直接与单片机相接。三是串行传输速度慢,每次只能传达一     

IBM公司宣布制成试验型高性能逻辑电路

据美刊《半导体国际》1981年第4期报道,IBM公司的两名研究人员Konian和Walsh研制成功一种新型逻辑电路。这种电路既具有TTL高集成度低功耗特点,又具有ECL     

SoC中跨时钟域的信号同步设计

多时钟域的处理是系统级芯片（SoC）设计中的一个重要环节。如果对其中出现的特殊问题估计不足,将对设计造成灾难性后果。数据跨时钟域传输时如何保持系统的稳定,顺利完成数据的传输是每个设计者都需要关注的问题。在此讨论了在多时钟域中异步信号带来的亚稳态及对整个电路性能和功能的影。针对单一信号的异步传输,在已有的双触发器构成的同步器的基础上提出了4种同步单元：脉冲到脉冲的同步、脉冲到电平的同步、电平到电平的同步,电平到脉冲的同步。值得强调的是这4种同步器都对异步时钟频率没有大小关系的限制。并且给出了4种同步器的电路结构图并进行了实现,使得数据传输更加稳定可靠。     

边沿触发器亚稳态现象的实验观测

在跨时钟域数据传输中,常因违反触发器的建立时间和保持时间要求而产生亚稳态现象,导致数据误码。为对亚稳态发生过程进行直观观测,利用所搭建的亚稳态观测平台,在建立时间区域对TTL维持阻塞型集成边沿触发器74LS74芯片和CMOS传输门型集成边沿触发器74HC74芯片分别进行了误码测试。测试结果表明,两芯片性能接近,在建立时间0.9～1.6ns区间存在0%～100%误码过渡带,能观测亚稳态过程的直观波形。测试过程中,发现触发器输入电平上跳变时,误码率在以上区间存在稳定的单调变化曲线。当触发器输入电平下跳变时,误码率会从0%瞬变到100%,实验未观测到过渡带。输入下跳变时,当延迟参量单向递增或递减时,瞬变区域不一样,存在回差现象。     

CMOS触发器的一种传输函数分析法

触发器是构成时序逻辑电路的存储单元和核心部件。利用开关级设计的CMOS传输函数理论和信号流图,讨论了CMOS主从D触发器的工作原理;提出了CMOS触发器的一种传输函数分析法,并给出了应用实例。可以看出,这种方法对于CMOS触发器电路分析和设计是有效且方便的。     

一种数字CCD相机输出信号长线传输方法

提出了一种现场实用的数字CCD相机输出信号长线传输系统的实现方法.利用低压差分信号(LVDS)的特点,将CCD输出的Channel Link的标准信号转换为TTL电平,经FPGA滤波、缓冲之后再转换为LVDS进行相对较长距离的传输,避免了CCD相机输出信号直接较长距离传输过程中外界随机信号引起的干扰.     

存储器、锁存器

0610283CMOS触发器的一种传输函数分析法〔刊,中〕/姜文彬//固体电子学研究与进展.—2005,25(4).—526-529(D)触发器是构成时序逻辑电路的存储单元和核心部件。利用开关级设计的CMOS传输函数理论和信号流图,讨论了CMOS主从D触发器的工作原理;提出了CMOS触发器的一种传输函数分析法,并给出了应用实例。可以看出,这种方法对于CMOS触发器电路分析和设计是有效且方便的。参60610284嵌入式并行图象处理机中存储器瓶颈减少=Reducingmemory bottlenecks in embedded parallel i mage proces-sors〔刊,英〕/S.McBader and P.Lee//Electr…     

集成超高速ECL电路现状

大家知道,数字电路有饱和型和非饱和型两种,在实现高速方面,饱和型以TTL为代表,非饱和型以发射极耦合逻辑(ECL)为代表。功耗方面以TTL较低,速度方面以ECL较高。因此ECL电路成为超高速电路的重要方式,几年来有了较大的发展,见表1所示。目前ECL电路的应用到计算机中的水平和生产水平是传递延迟为1毫微秒的电路。目前的研究水平是O.3～O.5毫微秒的ECL电路。目前国外应用超高速ECL电路的高性能计算机有IBM公司的360/85、370/195,CDC公司的7600、星—100,通用电气公司的655计算机等。     

载波主群信号编码设备

本文对新近研制的一种载波主群信号编码设备作技术介绍。该设备把(60～1300)kHz的300路载波信号变换为34368Kb/S的数字信号,在脉码三次群传输系统中进行传输。 本文根据对该设备的噪音的要求,着重讨论了编码器的电平配置和编码位数;叙述了取样频率和编码器的输出码型等参数的选择,并扼要介绍了设备的组成和测试结果。 高速取样保持电路和编译码器是本设备的重要部件,都采用了先进的电路技术。在编码器中采用了ECL D-型触发器作比较器件,从而大大地简化了组装和调测。 在本设备中,取样频率为2864kHz,编码位数为10比特,噪音指标为-61.1dBmop/CH。实测结果各项性能均达到要求。     

有关ECL电路的几个方面

我厂承担了某项重点工程任务所需的集成电路,在一四二四所的大力协助下,已试制生产了八种中、小规模超高速ECL集成电路。现除继续扩大品种,不断提高成品率和可靠性外,还以平行作业的方法,开展大规模ECL存贮器的试制工作。国际国内已有各种系列的ECL集成电路,我厂是仿优选系列MECL10000系列试制和扩展品种的。 ECL电路不同于饱和型和抗饱和型逻辑电路。它从电路结构上根除了常规TTL电路门管由“关”转“开”所需释放载流子电荷的“存贮时间”;它没有STTL电路采用肖特基钳位而带来附加的输入电容,STTL电路的速度必然受RC时间常数所制约。ECL电路的延迟仅仅受管芯中的分布电容所影响,是现能使用的最高速的集成逻辑电路。     

具有传输成功率保证的概率路由算法的TTL预测模型

概率路由算法是机会网络中一种常用的路由算法,其TTL的设置将直接影响路由的性能.本文首先利用马尔可夫链对概率路由的转发过程进行建模,并从消息的传输成功率和传输延时方面进行性能评估,不仅可以计算出一个消息从源节点到目的节点所需的传输延时,还可以预测出在给定传输成功率下所需要的最短消息生存周期TTL,这对于TTL的设置具有理论上的指导作用.其次,本文建立的预测模型还可以使一些无法到达目的节点的消息及时被删除,从而减少不必要的转发,达到节约网络资源的目的.最后,在两个真实数据集中的实验结果表明,本文提出的模型能够为概率路由中TTL值的准确设置提供有效参考.     

触发器可靠度计算的F-PTM方法

传统的概率转移矩阵（PTM）方法是一种用于估计软错误对组合电路可靠度影响的有效方法,但传统PTM方法只适用于组合逻辑电路的可靠度评估.触发器是时序逻辑电路的重要组成部分,其可靠度评估对时序电路的可靠度分析研究至关重要.为此,本文提出了基于PTM的触发器可靠度计算的F-PTM方法及电路PTM的判定定理.F-PTM方法首先建立触发器电路的特征方程,再用电路PTM的判定定理生成触发器的PTM,最后,根据输入信号的概率分布函数计算出电路的可靠度.与传统PTM方法相比较,F-PTM方法既能计算组合电路的PTM,又能计算触发器电路的PTM,其通用性强.对典型的触发器电路和74X系列电路中的触发器电路的实验结果表明,F-PTM方法合理可行.与多阶段方法和Monte Carlo方法的实验结果相比较,F-PTM方法得到的结果更精确.