网络处理器验证技术研究

网络处理器是面向网络应用领域的专用指令处理器,是面向数据分组处理的、具有特定电路的软件可编程器件.它将基于精简指令集处理器的低成本、高灵活性与专用网络处理芯片的高性能很好地结合在一起,可适应网络新协议和新应用.该文通过对网络处理器体系结构的分析,在设计过程中应用目前主流的验证技术,根据网络处理器的特点,在各阶段采取不同的验证策略,从而缩短验证周期.     

高速防火墙的研究与实现

随着宽带网络的日益普及,网络安全已成为信息技术领域一个重要的议题,现有的防火墙架构已无法满足高速网络环境下的应用.网络处理器是专为IP网络包处理设计的芯片,能够以线速处理网络传输数据.文中论述了网络处理器的体系结构和功能,并通过分析防火墙的几种不同架构,给出一种基于网络处理器的实现方案,为千兆网络提供了路由、过滤,以及网络地址转换等安全防护措施的实现.最后指出了该方案在网络安全领域的应用前景以及网络安全设备的发展方向.     

基于排队模型的网络处理器设计验证

基干流量模型的测试在芯片设计尤其是网络处理器的设计验证中得到广泛应用.传统的芯片设计验证强调功能验证上的完备性,但网络处理器芯片对数据包的处理性能有苛刻要求.该文采用M/M/I排队模型评估网络处理器芯片数据包处理能力.仿真结果表明,该验证可在设计早期评估出网络处理器的设计性能,提高网络处理器的设计质量.     

基于LONWORKS网络的多处理器智能节点设计

在基于ＬＯＮＷＯＲＫＳ网络的现场总线中,Ｎｅｕｒｏｎ芯片是节点的核心,但是其处理能力不足以胜任复杂的计算任务．为增强节点的计算能力,提出并实现了一种非对称多处理器（ＡＭＰ）结构的控制节点设计方案,多个处理器之间采用享总线相连,Ｎｅｕｒｏｎ芯片为主处理器,３个从处理器并行完成信号的高速采样计算．在具体实现中,提出了单缓冲、双通道总线、两级树状网络、通信线程细化等技术手段．按该设计方案实现的总线计轴器     

高速防火墙的研究与实现

随着宽带网络的日益普及，网络安全已成为信息技术领域一个重要的议题，现有的防火墙架构已无法满足高速网络环境下的应用。网络处理器是专为IP网络包处理设计的芯片，能够以线速处理网络传输数据。文中论述了网络处理器的体系结构和功能，并通过分析防火墙的几种不同架构，给出一种基于网络处理器的实现方案，为千兆网络提供了路由、过滤，以及网络地址转换等安全防护措施的实现。最后指出了该方案在网络安全领域的应用前景以及网络安全设备的发展方向。     

基于LAN91C111的嵌入式高速网络设计

网络在工业控制领域的应用日益广泛,嵌入式以太网具有良好的应用前景.提出了一种性价比较高的嵌入式高速网络设计方案,采用高速DSP和高性能网络接口控制芯片完成基于LAN91C111网络芯片的嵌入式网络系统的开发.详细分析了嵌入式系统中TCP/IP协议栈的各协议的选取,并给出了网络接口控制芯片的处理流程.     

基于网络处理器的多维IP分类算法

IP分类算法是提高网络设备性能的关键,无冲突规则集则是正确进行IP报文分类的前提和保证.网络处理器Intel IXP1200具有强大的可编程能力和并行分组处理能力.本文在IXP1200处理器平台上设计实现了一种无冲突的多维IP分类算法,用于保证当规则数量增加时,网络设备的数据分组转发仍能够保持正确和高速.     

基于PCI总线的高速DSP图像采集系统

本文设计了一种以PCI总线为数据传输模式,采用通用高速数字信号处理器TMS320C6211的视频图像采集处理系统.该系统以TMS320C6211为处理核心,用CPLD设计系统逻辑控制电路,采用视频输入处理器芯片SAAT113H时模拟视频输入进行前端处理,利用PCI总线技术实现系统硬件与PC机的数据通讯,并完成视频图像显示.     

一种适合于网络处理器的并行多维分类算法AM-Trie

针对当前高速网络应用对分组分类算法的要求以及网络处理器体系结构的特点,提出了一种高速多维分组分类算法--AM-Trie算法(asymmetrical multi-bit trie,非对称多杈Trie树).该算法具有搜索速度快,并行性、可扩展性良好的特点,特别适合于在网络处理器上实现.同时,给出了一种空间最优的启发式分类字段分段算法,并从理论上证明其在确定AM-Trie树层数的情况下使得存储空间最小.最后,基于Intel IXP2400网络处理器设计并实现了该算法.性能实测表明,该算法性能良好并具有很好的可     

分片与多播基于网络处理器的高速实现

传统的IP数据报文的分片和多播技术,由于在处理过程中需要对整个报文内容进行多次数据拷贝,由此会对缓存报文的处理器外部存储空间进行大量I/O操作,这将严重制约了当前处理器,尤其是网络处理器(NP)的高速报文处理能力.文中介绍了一种新的分片和多播的实现方法,它针对于网络处理器自身的结构特点,对传统方法做出了一定的改进,无需进行大量数据复制和拷贝,即可完成一份数据报文的分片和多播处理,更适用于当今的高速网络交换设备.从而保证更高速的数据处理交换得以实现,同时,实现方法简单,可在任意软件环境下实现.     

基于网络处理器的高速转发模块设计

随着网络应用业务的不断增长,传统网络业务处理方案已不能满足新一代智能化网络设备设计要求。网络处理器具有强大协议处理能力和灵活可编程性特点,是下一代网络的核心技术之一。在分析研究了NP-2网络处理器的功能特点之后,介绍了一种基于网络处理器的高速转发模块设计方案,包括硬件设计、数据包转发流程,并给出了有关的转发性能测试数据。经测试验证,这种设计方案具有很高的报文处理和转发效率。     

基于网络处理器应用中网包保序机制研究

网包保序是高层协议对网络设备的严格要求。网络处理器（NP）中广泛采用的并行处理架构对保序机制的实现提出了新的挑战。通过理论分析比较了临界区轮询（CSRR）和线程池（POTS）两种保序模型在NP体系结构下的性能,提出在实际网络环境中POTS性能更优。在NP的代表性设计Intel IXP2400上的实测表明,POTS比CSRR性能高1.7％-102%。     

Resource efficiency of the GigaNetIC chip multiprocessor architecture

In this article, we present the prototypical implementation of the scalable GigaNetIC chip multiprocessor architecture. We use an FPGA-based rapid prototyping system to verify the functionality of our architecture in a network application scenario before fabricating the ASIC in a modern CMOS standard cell technology. The rapid prototyping environment gives us the opportunity to test our multiprocessor architecture with Ethernet-based data streams in a real network scenario. Our system concept is based on a massively parallel processor structure. Due to its regularity, our architecture can be easily scaled to accommodate a wide range of packet processing applications with various performance and throughput requirements at high reliability. Furthermore, the composition based on predefined building blocks guarantees fast design cycles and simplifies system verification. We present standard cell synthesis results as well as a performance analysis for a firewall application with various couplings of hardware accelerators. Finally, we compare implementations of our architecture with state-of-the-art desktop CPUs. We use simple, general-purpose applications as well as the introduced packet processing tasks to determine the performance capabilities and the resource efficiency of the GigaNetIC architecture. We show that, if supported by the application, parallelism offers more opportunities than increasing clock frequencies.     

Performance models for network processor design

To provide a variety of new and advanced communications services, computer networks are required to perform increasingly complex packet processing. This processing typically takes place on network routers and their associated components. An increasingly central component in router design is a chip-multiprocessor (CMP) referred to as "network processor" or NP. In addition to multiple processors, NPs have multiple forms of on-chip memory, various network and off-chip memory interfaces, and other specialized logic components such as CAMs (content addressable memories). The design space for NPs (e.g., number of processors, caches, cache sizes, etc.) is large due to the diverse workload, application requirements, and system characteristics. System design constraints relate to the maximum chip area and the power consumption that are permissible while achieving defined line rates and executing required packet functions. In this paper, an analytic performance model that captures the processing performance, chip area, and power consumption for a prototypical NP is developed and used to provide quantitative insights into system design trade offs. The model, parameterized with a networking application benchmark, provides the basis for the design of a scalable, high-performance network processor and presents insights into how best to configure the numerous design elements associated with NPs.     

Zynq芯片的三维视频混沌保密通信系统设计

本文基于具有FPGA+ARM架构的Zynq芯片,提出了一种新的实时视频混沌保密通信系统的设计方案.阐述了一种三维视频混沌加密算法的原理并且加以应用,详细介绍了系统设计方法和软硬件实现过程.利用Zynq的FPGA资源实现视频的采集和显示,ARM处理器实现混沌加密与解密和网络收发功能.最终在局域网内实现了视频的实时采集加密和自同步解密,获得了良好的安全性和实时性,为混沌保密通信的应用提供了新方向.     

基于网络处理器IXP2400系统的软件设计

网络处理器高性能的包处理能力及可编程的灵活性适应了当前网络发展需求，广泛应用于高端路由器、边缘多业务宽带接入、媒体网关和安全等领域。基于网络处理器成功构建一个网络系统的关键在于网络处理器软件系统的设计与开发，其核心问题就是要软件系统充分发挥网络处理器灵活性和高性能的特点，面向网络处理器的硬件体系结构编程，合理利用网络处理器，为优化数据包处理的各种硬件资源设计高效的多处理器、多线程并行机制。本文以网络处理器IXP2400实现高速网络应用为例，介绍基于网络处理器系统的软件开发过程和设计方法，探讨开发高性能的微码软件的策略和技术。首先介绍了基于网络处理器系统的硬件体系结构配置和软件开发框架、应用软件的系统分析和总体设计，着重分析了基于网络处理器系统的多微引擎、多线程的并行处理机制，以及互斥问题和包排序问题的解决方法，最后讨论了系统的性能评估方法。     

基于SEP5010嵌入式系统中USB功能的实现

随着数字信号处理速度的提高,串口、并口已不能满足主机与嵌入式设备之间的高速数据传输要求,设计了一种采用具有东南大学自主知识产权ARM9的SEP5010芯片硬件平台的USB系统功能,简单分析USB的驱动架构并在应用层中提出了新的传输协议,提出了一种对平台中的USB模块进行高性能读写的设计方案,使得USB模块达到了702KB/s的读写速度。同时此测试方案的不依赖于底层硬件,可以在适用于各种类型的硬件平台。     

网络处理器中处理单元的设计与实现

随着网络带宽的飞速增长和各种新的网络应用不断涌现，原有的基于通用处理器和ASIC的互联网架构已经不能满足新的需求。兼具强大处理能力和灵活可编程配置能力的网络处理器逐渐得到广泛的应用。高性能的网络处理器通常采用多个并发的处理单元进行数据平面的快速处理，这些处理单元在网络处理器中居于核心的地位。该文讨论了网络处理器中处理单元设计需要考虑的因素，设计了一种较为灵活有效的处理单元架构，并进行了FPGA原型验证，证实了该结构的可行性。     

IXP1200在IP加密机的应用研究

随着因特网的迅速发展,数据包的处理和加密应用成为公共网络上安全通信的一个研究热点。目前,传统的基地PC的IP加密机实现存在着功能不能灵活扩展的弱点以及对数据包的处理速度达不到线速的缺点。本文采用IXP1200网络处理器作为硬件平台来开展对IP加密机进行研究。通过主动计算元素来灵活地扩展新的网络服务功能,并且通过对IXP1200网络处理器的微引擎的分工与加密卡的协作来提高数据包的处理速度和加密处理速率,以满足安全通讯中高吞吐量的要求。