单片集成GaAs PIN/PHEMT光接收机前端工艺研究

利用0.5μm GaAs PHEMT技术研究了适用于单片集成GaAs PIN/PHEMT光接收机前端的关键工艺,解决了台面工艺和PHEMT平面工艺的兼容性问题,包括不同浓度磷酸系腐蚀液对台面腐蚀均匀性的影响、台面与平面共有金属化工艺对光刻技术的要求。结果表明,工艺技术完全满足单片设计要求,研制得到的单片集成光接收机前端在输入1Gb/s和2.5Gb/s非归零(NRZ)伪随机二进制序列(PRBS)调制的光信号下得到较为清晰的输出眼图。     

利用C6H8O7/H2O2溶液对AlxGa1-xAs/GaAs的

针对MEMS(micro-electro-mechanical svstem)工艺中牺牲层的选择性腐蚀问题,提出了一种判断牺牲层是否完全腐蚀的新方法,解决了这一工艺难点.测定了C6H8O7/H2O2溶液对GaAs的腐蚀速率,并采用这种方法选择性腐蚀了一个带有GaAs牺牲层的DBR(distributed bragg reflector)结构,得到一个空气腔结构,结合GaAs的晶体结构,分析了GaAs的各向异性腐蚀特性,为实际MEMS器件的制作奠定了基础.     

0.2～30GHz GaAs FET开关模型的提取与验证

在GaAs单片微波集成电路(MMIC)设计中,准确的器件模型对于提高电路设计成功率和缩短电路研发周期起着重要作用。首先采用标准的GaAs MMIC工艺制造出不同栅指数和单位栅宽的开关PHEMT器件,然后对加工的开关电路在"开"态(Vgs=0 V)和"关"态(Vgs=-5 V)进行宽频率范围内的测量,基于测量结果建立起一个参数化的GaAs PHEMT开关等效电路模型,最后通过单刀单掷(SPST)开关来验证参数化模型。应用该参数化模型设计的电路实测与仿真结果基本吻合,证明参数化的GaAs PHEMT模型是可用的。该模型可用于30 GHz以下GaAs PHEMT工艺开关MMIC电路仿真设计。     

LED阵列的设计和制作工艺研究

根据Al GaInP外延片的结构特点设计了LED型微显示器件的主要结构。利用Markus-Christian Amann等人提出的模型对器件电流注入后的空间分布进行了简单的理论分析,总结出了像素元和上隔离沟槽的理想尺寸分别是16μm×16μm和2μm。简述了减薄GaAs衬底的作用,设计衬底电隔离沟槽宽度为5μm。采用湿法腐蚀工艺进行器件结构制备,利用不同的腐蚀剂对金属层、p-GaP层、Al GaInP层和n-GaAs衬底层进行腐蚀。实验结果表明,腐蚀后的沟槽形貌较好,其深度和宽度可以达到设计要求。     

GaAs-LED阵列器件隔离沟槽的制备研究

良好的电学和光学隔离能显著提高微LED阵列器件的亮度、分辨率等工作性能,高深宽比隔离沟槽的制备是决定电学隔离效果的关键。本文分析比较了各种制备工艺,选择湿法腐蚀工艺,使用了不同比例柠檬酸双氧水腐蚀液对GaAs进行了腐蚀,在二者配比为3：1的条件下,在GaAs衬底材料上制备了深宽比为2：1的隔离沟槽。腐蚀后芯片表面平整度、侧蚀等指标初步达到器件设计的要求。     

RHEED优化MBE异质材料生长工艺

利用高能电子衍射振荡研究MBE异质材料生长工艺。优化了AlGaAs/InGaAs/GaAs材料生长工艺。通过霍耳测量、X射线双晶衍射及二次离子质谱研究了利用该工艺生长的AlGaAs/InGaAs/GaAs双δ掺杂PHEMT结构材料,获得了较好的材料参数。利用该材料研制器件也有较好的结果。     

0.15μm Y型栅高In沟道GaAs PHEMT低噪声器件设计

设计了一种GaAs PHEMT低噪声器件。通过电子束直写手段实现了0.15μm Y型栅,对栅型优化以减小器件栅电阻和栅寄生电容。采用高In含量的沟道设计以改善沟道电子输运特性,采用InGaAs/GaAs复合帽层以改善欧姆接触特性,并通过低噪声工艺流程制作了4×50μm GaAs PHEMT器件。测试结果表明,器件fT达到80GHz,在10GHz处最小噪声系数小于0.4dB,相关增益大于10dB。对于0.15μm栅长GaAs PHEMT器件来说,这是很好的结果。     

采用复合帽层改善GaAs HEMT/PHEMT的欧姆接触特性

GaAs HEMT/PHEMT的欧姆特性对器件的性能和可靠性至关重要,通常为了得到最好的欧姆接触特性,帽层(CAP层)的掺杂浓度大约在5E+18cm-3的水平,已经达到了GaAs掺杂的极限。为了进一步改善GaAs HEMT/PHEMT欧姆特性,本文的研究工作是在砷化镓帽层上生长一层10nm厚、具有更小禁带宽度的InGaAs薄层,基于这种新的外延结构,在欧姆制作工艺不变的情况下,制作的欧姆接触具有更低的欧姆接触电阻率和更好的一致性。     

GaAs垂直结构PIN二极管限幅器

基于垂直结构GaAs PIN二极管的工艺技术开发,在GaAs PHEMT生产线上开发研制了GaAs PIN二极管限幅器单片集成电路.针对不同频段的单片电路采用了不同的材料结构参数设计.工艺中采用先进的深挖槽技术,严格控制横向钻蚀问题,制作出了限幅水平40 mW、最大承受功率5 W的多个频段GaAs限幅器单片电路,成品率达到95%以上.GaAs垂直结构PIN二极管工艺对GaAs PIN二极管大功率开关、限幅器等GaAs MMIC的发展具有重大意义.     

φ76mm GaAs有源器件模型库

采用基于测量S参数和直流参数的工程模型与微波在片测试技术,建立与φ76mm GaAs工艺线直接结合的GaAs器件(MESFET,PHEMT)的MMIC CAD适用器件模型及模型库,并通过对不同种类GaAs MMIC的设计研制进行了验证与改进,模拟结果和测试结果基本一致.目前此模型和模型库已用于φ76mm GaAs工艺线上多种微波GaAs单片的设计研制.     

Copper-Airbridged Low-Noise GaAs PHEMT With$hboxTi/hboxWN_x/hboxTi$Diffusion Barrier for High-Frequency Applications

A GaAs pseudomorphic HEMT (PHEMT) with Cu-metallized interconnects was successfully developed. Sputtered$hboxWN_x$was used as the diffusion barrier and Ti was used as the adhesion layer to improve the adhesion between$hboxWN_x/hboxCu$interface in the thin-metal structure. After copper metallization, the PHEMTs were passivated with silicon nitride to avoid copper oxidation. The Cu-airbridged PHEMT showed the saturation$I_ DS$was 250 mA/mm and the$g_m$was 456 mS/mm. The Ti adhesion layer plays a significant role on the$g_m$and$V_p$uniformity of the Cu-metallized PHEMTs. The GaAs PHEMTs with$hboxTi/hboxWN_x/hboxTi/Cu$multilayer have better noise figure and associated gain than those of the devices without the Ti adhesion layer. The fabricated Cu-metallized GaAs PHEMT with$hboxTi/hboxWN_x/hboxTi/Cu$multilayer has a noise figure of 0.76 dB and an associated gain of 8.8 dB at 16 GHz. The cutoff frequency$(f_T)$is 70 GHz when biased at$V_ DS = hbox1.5 V$. These results show that the$hboxTi/hboxWN_x/hboxTi$multilayer can serve as a good diffusion barrier for Cu metallization process of airbridge interconnects on GaAs lownoise PHEMTs.     

Etching behavior of GaAs/AlGaAs multilayer structure during laser beam scanning

The thermochemical etching behavior of GaAs/AlGaAs multilayer structure during laser beam scanning has been studied. The etch rate changes between GaAs and AlGaAs epilayers as the etching process proceeds through the layered sample. The phenomenon can be explained by the difference of thermal parameters of the heterojunction interface. The local temperature rise from laser irradiation has been calculated to investigate etching characteristics for GaAs and AlGaAs. It is concluded that the good thermal confinement at GaAs/AlGaAs interface produces the wider etch width of GaAs layer than that of AlGaAs layer in GaAs/AlGaAs multilayer. The maximum etch rate of the GaAs/AlGaAs multilayer was 32.5 μm/sec and the maximum etched width ratio of GaAs to AlGaAs was 1.7.     

A comparative study of wet and dry selective etching processes for GaAs/AIGaAs/lnGaAs pseudomorphic MODFETs

The etching characteristics of Al_xGa_1-xAs in citric acid/H₂O₂ solutions and SiCl₄/SiF₄ plasmas have been studied. Using a 4:1 solution of citric acid/H₂O₂ at 20° C, selectivities of 155, 260, and 1450 have been obtained for GaAs on Al_xGa_1-xAs withx = 0.3,x = 0.45, andx = 1.0, respectively. Etch rates of GaAs in this solution were found to be independent of line widths and crystal orientations for etched depths up to 1000?. GaAs etch profiles along [110] and [110] directions displayed different slope angles as expected. Selective reactive ion etching (SRIE) using SiCl₄/SiF₄ gas mixtures at 90 mTorr and -60 V self-biased voltage yielded selectivities between 200 and 500 forx values ranging from 0.17 to 1.0. SRIE etch rates for GaAs were relatively constant for etch depths of less than 1000?. At greater etch depths, etch rates varied by up to 76% for line widths between 0.3 and 1.0μm. Both selective wet etch and dry etch processes were applied to the fabrication of pseudomorphic GaAs/AIGaAs/lnGaAs MODFETs with gate lengths ranging from 0.3 to 2.5 μm on heterostructures with an embedded thin AlAs etch stop layer. A threshold voltage standard deviation of 13.5 mV for 0.3 μ gate-length MODFETs was achieved using a 4:1 citric acid/H₂O₂ solution for gate recessing. This result compares favorably with the 40 mV obtained using SRIE, and is much superior to the 230 mV achieved using the nonselective etch of 3:1:50 H₃PO₄: H₂O₂: H₂O. This shows that selective wet etching using citric acid/H₂O₂ solutions in conjunction with a thin Al_xGa_1-xAs(x ≥ 0.45) etch stop layer provides a reasonably simple, safe, and reliable process for gate recessing in the fabrication of pseudomorphic MODFETs.     

半导体芯片中等离子损伤的解决方案

在研发一套基于0.18μm工艺的全新半导体芯片时,由于芯片工艺的要求我们将标准0.18μm工艺流程中的接触孔蚀刻阻挡层由原来的UVSIN+SION改为SIN,但却引进了PID(等离子体损伤)的问题。当芯片的关键尺寸减小到0.18μm时,栅氧化层变得更薄,对等离子体的损伤也变得更加敏感。所以如何改善PID也成为这款芯片能否成功量产的重要攻坚对象。这一失效来源于接触孔阻挡层的改变,于是将改善PID的重点放在接触孔蚀刻阻挡层之后即后段工艺上。后段的通孔蚀刻及钝化层的高密度等离子体淀积会产生较严重的等离子体损伤,因此如何改善这两步工艺以减少等离子体损伤便成为重中之重。文中通过实验验证了关闭通孔过蚀刻中的磁场以及减小钝化层的高密度等离子体淀积中的溅射刻蚀功率可以有效改善芯片的等离子体损伤。通过这两处的工艺优化,使得PID处于可控范围内,保证了量产的芯片质量。     

TFT-LCD制造工艺中金属或金属复合膜层坡度角的研究

在薄膜晶体管液晶显示器(TFT-LCD)面板制程中,Gate层(栅极)电路和SD层(源极)电路根据产品电阻等要求可以使用纯金属膜层,如钼、铜等金属膜层,也可以使用金属复合膜层,如铝钼、铝钕钼、钼铝钼等金属复合膜层。当使用不同金属或金属复合膜层作为Gate、SD电路时,应当对应不同的刻蚀液。但在实际生产时,往往是一种刻蚀液同时对应金属膜层或金属复合膜层。由于钼金属膜层的Etch Rate(刻蚀速率)大于铝钼等金属复合膜层Etch Rate,所以当铝钼等金属复合膜层刻蚀完成后对应坡度角有时会存在异常,如膜层角度较大(80～90°)、顶层金属钼发生尖角或缩进等现象,产生宏观不良及进行后工序时会产生相应的光学不良或导致后层物质残留,影响产品品质。本文针对金属膜层或金属复合膜层坡度角进行影响因素分析,主要受刻蚀工序及曝光工序影响。通过对刻蚀液浓度调整、温度调整、刻蚀方式调整及曝光工序等调整减少金属钼发生尖角、缩进几率,将金属膜层坡度角控制在60°左右及金属复合膜层坡度角控制在50°左右,从而降低不良的发生率,提高产品品质。     

GaInP/AlGaInP脊形波导激光器器件结构的优化研究

通过优化脊形波导的结构参数可以降低脊形波导激光器的阈值电流,提出了实现亚微米脊宽,从而降低阈值电流的方法。针对脊形波导制作过程中蚀刻深度不易控制的问题,对GaInP/AlGaInP材料中加入蚀刻阻挡层进行了研究。     

ICP技术在化合物半导体器件制备中的应用

介绍了ICP刻蚀工艺技术原理和在化合物半导体器件制备中的应用,包括ICP刻蚀技术中的低温等离子体的形成机理、等离子体与固体表面的相互作用等,并对影响ICP刻蚀结果的因素进行了分析.研究了不同的工艺气体配比、腔体工作压力、ICP源功率和射频源功率对刻蚀的影响,并初步得到了一种稳定、刻蚀表面清洁光滑、图形轮廓良好、均匀性较好和刻蚀速率较高的干法刻蚀工艺.     

HgCdTe探测列阵干法技术的刻蚀形貌研究

首次报道了HgCdTe微台面焦平面探测列阵成形工艺的干法刻蚀技术有关刻蚀形貌的一些研究结果.从HgCdTe外延材料的特点出发,详细分析了其干法刻蚀适用的RIE(reactive ion etching)设备和刻蚀原理.采用高等离子体密度、低腔体工作压力、高均匀性和低刻蚀能量的ICP(inductively coupled plasma)增强型RIE技术,研究了不同的工艺气体配比、腔体工作压力、ICP源功率和RF源功率对HgCdTe材料刻蚀形貌的影响,并初步得到了一种稳定的、刻蚀表面清洁、光滑、图形轮廓良好、均匀性较好和刻蚀速率较高的干法刻蚀工艺.