新型总线中并行CRC算法的设计与实现

为了对动态可重构高速串行总线UM-BUS进行差错控制,提出了一种用于新型总线数据校验的四通道并行CRC算法.根据UM-BUS的多通道并发通信方式和通道动态组织特点,采用四体FIFO进行数据缓冲存储,并设计了满足总线特点的四通道并行CRC编解码器.在此基础上,给出了它的FPGA实现方案和仿真结果.该并行CRC编解码器,可实时计算总线通信数据的CRC校验码,已成功的应用于动态可重构高速串行总线系统中,实现对突发错误的实时检测,通信速率达到100Mbps/通道.     

基于PCIe的DMA传输在UM-BUS测试系统中的设计与应用

动态可重构高速串行总线(UM-BUS)是一种利用多通道并发冗余的方式来实现总线动态容错的高速串行总线。它的测试系统可以实现对总线的通信过程进行监测、存储与分析。由于测试系统需要在数据采集终端与PC之间建立高带宽的通信通道,设计了UM-BUS总线测试系统的PCIe2.0 x1通道的应用方案,设计并实现了基于FPGA的PCIe总线DMA数据传输方案。实验测试结果表明,实际传输速度可以稳定达到200 MB/s以上,完全满足总线测试系统中对数据传输速率的要求。     

面向卫星数据系统的SpaceWire应用模型仿真研究

针对我国未来航天应用的需要,建立了SpaceWire总线在卫星在轨数据系统应用的半物理仿真平台,对SpaceWire总线的仿真应用模型进行了设计与实现.仿真系统采用了冗余容错结构,在节点故障时,能够通过Dijkstra算法重新计算最优通信路径,对路由表进行动态重构,实现对节点故障的动态容错.另外,通过对SpaceWire总线的通信性能测试结果的分析研究指出,SpaceWire总线在卫星在轨数据系统中可以用于提高总线数据传输的带宽和实时性,然而总线系统的基础可靠性还应当由1553B总线来提供.     

一种可用于声波测井仪的双总线通信设计

设计了一种基于eCAN总线和RS485总线的双总线架构用于声波测井仪器与遥测系统的通信,其中CAN总线实时双向通信用于仪器控制,而RS485总线作为数据专用通道进行单向快速传输.设计了基于FIFO缓冲和状态机的数据传输转换接口,并提出了相应的通信协议与流程.测试表明,设计可在150℃、CAN总线速率为800 kbit/s、RS485总线速率为6 Mbit/s时稳定工作.该方案能有效地提高数据传输效率,有助于提高测井速度.     

一种基于PCI总线的多路数据采集卡

本文介绍了一种基于PCI总线的多路数据采集卡的设计。为满足高速数据传输的要求,整个系统采用了基于PCI9052的PCI总线接口,同时使用了FIFO实现了数据的缓冲存储,采用CPLD来实现控制逻辑,最后介绍了驱动程序的编写。     

风能转换系统执行器故障重构与容错控制

针对风能转换系统中执行器故障,论文提出了一种新型的主动容错控制策略.设计滑模故障观测器,实时动态采集执行器故障前后数据信息,对执行器故障进行重构,达到故障诊断的目的.通过补偿控制,保证了滑模控制器对风能转换系统的可靠控制输入,以达到对执行器故障主动容错的功能.仿真结果表明,滑模故障观测器模块能够实时精确地重构风能转换系统执行器故障,主动补偿容错控制器在不影响风能转换系统动态性能的情况下,仍能实现系统的最大风能的捕获.     

双FIFO的LBE总线与Avalon总线的接口系统设计

为了实现 LBE总线与 Avalon总线设备之间跨时钟域数据交换,设计了桥接在两种总线间的接口 IP 软核.利用Verilog硬件描述语言的层次化设计方法,设计了接口IP核的底层模块,其中包括命令FIFO模块、状态FIFO模块、LBE总线端接口模块和 Avalon总线端接口模块.在FPGA硬件平台上,进行两种总线间的双向数据传输实验.结果表明,采用双FIFO的 LBE总线与 Avalon总线接口系统满足设计要求,能够实现数据的稳定可靠交换.     

3D NoC中故障感知的RVOQ容错架构设计

针对因路由器内部输入缓存和交叉开关故障引起的可靠性及网络拥塞问题,提出一种故障感知的RVOQ容错架构设计方案.首先在输入端口处增加冗余虚通道进行输入缓存故障的容错设计,通过故障信息的反馈和仲裁算法使得数据选择有效的路径进行传输;然后修改交叉开关的架构,增加多路选择开关和相应控制模块,输入数据优先考虑本地数据链路,故障情况下选择冗余路径进行数据传输.实验结果表明,在故障数为3时,该方案比已有方法的时延降低了11%~53.1%;在网络出现多个故障、面临网络重负载时,仍然能够保证系统的高可靠性以及传输性能.     

变结构容错总线控制器余度管理算法设计

随着航空航天的数字化发展需求,1553B总线在控制系统中的应用越来越多,为了满足航空航天高可靠性、高安全性的要求,针对一种自主式变结构容错总线控制器硬件容错机制,利用同步、数据交叉链路通信、输出信息表决和系统重构等方法,设计了一种架构统一的嵌入式容错管理控制算法,从而实现总线控制器在可恢复故障情况下的自主式系统重构.试验结果表明所提出的软件算法运行可靠稳定,满足工程应用需求,具有良好的应用前景.     

一种电力故障录波数据压缩算法的研究

电力系统故障录波数据是分析电网故障的主要依据,录波数据压缩有益于减小数据存储容量和提高数据传输效率。针对电力故障录波数据的格式及构成特点,提出了一种基于傅里叶变换和小波包变换的数据压缩新算法。采用离散傅里叶变换对录波模拟量通道的B时段数据进行压缩和重构,根据重构误差判断该通道是否为故障通道;对故障通道的暂态扰动时段采用小波包变换进行压缩,对正常通道及故障通道的其他时段采用傅里叶变换进行压缩。大量录波文件的压缩结果和工程实际应用表明,所提算法可以同时获得很高的压缩率和压缩精度,具有广阔的应用前景。     

缓冲区结构效率分析

I/O设备与CPU的速度不匹配,制约了计算机系统性能的进一步提高。为此,根据计算机体系结构,对缓冲区结构的效率进行分析,使用EDA计算机辅助设计软件QuartusII设计异步双时钟FIFO缓冲区,并对其进行仿真验证及数据记录,通过对数据的分析,证明系统整体效率与FIFO效率密切相关,只有实现FIFO效率的最大化,才能使系统整体效率最大化,同时FIFO效率最大化也只能在完成系统效率最大化的过程中得以实现。     

Fast batched data transfer with flush channels: A performance analysis

A flush channel offers the implementor of a distributed application the flexibility of specifying a message delivery order apropos of the demands of the application. This stands in marked contrast to the rigid FIFO (first-in-first-out) delivery order of communication with a FIFO channel. The more restrictive the delivery order, the less concurrency possible to exploit in message transmissions over a multi-path system. This paper investigates the possible gain in effective network bandwidth when a large amount of information, such as the transmission of image data, is transmitted over a multi-path flush channel as compared to a multi-path FIFO channel. Analytical and simulation results illustrate that the relaxed delivery order restrictions of the flush channel may reduce the mean message response time by a factor of the number of message fragments. This difference may be critical in meeting real-time requirements of an application.     

基于增强型并口的CCD图像数据高速采集系统

针对CCD图像数据高速采集和实时传输处理,介绍一种利用增强型并口进行高速采集的方法;系统采用复杂可编程逻辑器件CPLD实现增强型并口的控制和系统时序与逻辑控制,为了保证CCD图像数据高速传输,采用FIFO(First In First Out)作为增强型并口总线和CCD数据流之间的缓存区进行数据缓存,协调传输速率与A/D采样速率的不一致,系统与计算机的高速数据传输采用VC++编程实现;通过实验结果得出系统数据传输速率达500 kB/s;该系统具有结构简单、性能稳定可靠、实时性强、体积小、功耗低等优点。     

一种高速延时无关同异步转换接口电路

针对传统片上系统设计同步时钟引起的功耗大、IP核可重用性差等缺点,提出一种可用于多核片上系统和片上网络的快速延时无关同异步转换接口电路.接口由采用门限门的环形FIFO实现,移除了同步时钟,实现了数据从同步时钟模块到异步模块的高速传输,支持多种数据传输协议并保证数据在传输中延时无关.基于0.18μm标准CMOS工艺的Spice模型,对3级环形FIFO所构成的传输接口电路进行了仿真,传输接口的延时为613ps,每响应一个传输请求的平均能耗为3.05pJ?req,可满足多核片上系统和片上网络芯片速度高、功耗低、鲁棒性强和重用性好的设计要求.     

FIFO可靠性设计与研究

FIFO(First In First Out先进先出队列)通常用于数据的缓存和适配不同时钟域之间的相位差和频率飘移,保证数据安全可靠地传输。通过系统地分析影响同步FIFO和异步FIFO可靠性的各个重要因素,提出了具体的解决方案。重点介绍了亚稳态问题及解决方案和空满标志的产生方法。     

An implementation of F-channels

An F-channel can permit as much concurrency as a non-first-in-first-out (FIFO) communication channel and yet retain the properties of a FIFO channel that lead to simplicity of reasoning in design and proofs of the correctness of distributed algorithms. The author presents an implementation of an F-channel on top of a non-FIFO channel that derives its non-FIFO nature from a message taking any of the alternate paths from the source to the destination in the underlying network in which each channel is either an F-channel implemented using some other implementation or recursively using the implementation presented or a FIFO channel. The correctness of the implementation is proven     

基于哈希算法的脏数据回写磁盘实时调优策略

针对传统数据库缓冲池脏数据回写磁盘策略实时性与安全性差的问题,提出基于Hash算法与先入先出(FIFO)双向链表的数据库缓冲池脏数据回写磁盘实时调优策略。利用基于负载的调优策略创建多个内存FIFO队列链表,通过Hash算法将数据库缓冲区内的脏数据块按最后修改时间随机分配到不同队列负载中,实现FIFO队列链表的负载均衡,并利用全局时序约束将链表队列中的脏数据块分批回写磁盘,以解决传统脏数据回写磁盘策略系统资源消耗大与宕机后数据丢失风险高的问题。实验结果证明,该策略能提高脏数据回写的实时性及安全性,降低数据丢失率。     

基于FPGA的高速采样缓存系统的设计与实现

为了提高高速数据采集系统的实时性,提出一种基于FPGA+DSP的嵌入式通用硬件结构。在该结构中,利用FPGA设计一种新型的高速采样缓存器作为高速A/D和高性能DSP之间数据通道,实现高速数据流的分流和降速。高速采样缓存器采用QuartusⅡ9.0 软件提供的软核双时钟FIFO构成乒乓操作结构,在DSP的外部存储器接口(EMIFA)接口的控制下,完成高速A/D的数据流的写入和读出。测试结果表明：在读写时钟相差较大的情况下,高速采样缓存器可以节省读取A/D采样数据时间,为DSP提供充足的信号处理时间,提高了整个系统的实时性能。     

WiMAX网络中基于优先级的视频分组调度算法

无线视频传输是网络传输的研究热点,在WiMAX网络中,实时轮询业务(rtPS)的典型应用是实时视频传输,当前使用较多的是先进先出(FIFO)和最早到达期限数据优先(EDF)队列调度算法,其中EDF算法多用于多业务之间的资源分配,而非单个业务流队列的出对调度。在视频优先级以及WiMAX网络为单个视频流分配带宽限定的条件下进行调度算法的研究,以期待在带宽有限的情况下得到更高的视频服务质量。