H.264高清视频编码器的设计与实现

针对高清视频庞大的数据量以及H.264编码器复杂的编码结构引起的低编码速率的问题,对影响算法编码速率的原因进行了深入分析,并设计了高效的多核并行方案,进而充分利用TMS320C6678的多核性能,并结合TMS320C6678的运算存储特性,对H.264编码器进行了多方面的优化,最终使H.264编码器对720P高清视频序列编码速率从1.2 fps增加到27.2 fps,更加贴近于实际应用。     

H.264编码器的SSE-2优化实现

目前,ITU-T和ISO正在联合制定新一代的视频编码标准H.264(或称MPEG-4 Part10).H.264采用了多种复杂的编码技术,包括1/4像素精度的运动估计,8种块划分模式以及帧内预测等,在提升编码效率的同时,也使运算复杂度大大增加.本文中使用Tntel的SSE-2技术对H.264的运算密集部分包括运动估计、1/4插值、量化和正反整数变换等进行了优化.优化后,编码器在P4-1.7G,256M内存的主机上的编码速度可达25帧/s(QCIF图象).     

Rate-distortion理论在H.264编码器中的应用

编码模式的选择是视频编码器控制的一个重要功能，它直接决定了编码器的性能和效率。新的视频压缩协议H．264协议比其它视频压缩协议提出了更多的编码模式，这就决定了H．264编码器不能像H.263编码器一样，通过比较某个门限值来简单地决定采用哪种编码模式。另一方面，根据Rate-distortion理论，在失真度与比特率之间存在一个最佳折衷点。如果确定了合适的拉各朗日(Lagrangian)参数，就能利用拉各朗日公式找到这个最佳折衷点。把这一理论作为H.264编码器的模式选择算法，将会使H．264编码器根据图像内容自适应地选择最佳的编码模式，达到最佳的压缩效果。     

基于Niosll的低码率实时H．264视频编码器

根据低码率实时应用领域的特点,设计了一种H．264视频编码系统。采用FPGA的NiosII CPU架构,自定义硬件模块实现H．264实时压缩编码。实验验证表明,H．264编码器对CIF大小的图像实现了实时编码,能满足对低码率实时应用的编码要求。     

H.264软件编码器的优化

为降低编码复杂度以满足实时应用的需求,以联合专家组（JVT）发布的H．264参考模型JM9．4为基础,分析H．264软件编码器的结构,指出影响编码速度的瓶颈所在,给出具体的优化方案,并结合MMX／SSE技术,对H．264软件编码器进行全面优化,其编码速度完全可以满足实时性应用的要求,而图像的重建质量基本不变。     

实时高清H.264编码中CAVLC的流式实现

CAVLC是H.264中熵编码的一种重要实现方式,具有可挖掘的数据级并行特征,但同时具有较强的串行特点。本文分析了CAVLC的程序特征,提出了CAVLC的流式实现方法,并在流处理器STORM-1上进行了实现。实验结果表明本方法能够满足实时高清H.264编码的性能需求。     

基于Hi3512的H.264视频编码器设计

为解决视频监控应用中数据量多,运算量大和实时性要求高的问题,提出了基于ARM9内核,片内集成视频硬件编码协处理器的海思Hi3512芯片的H.264视频编码器设计方案.采用理论与仿真相结合的方法,对复合视频分离电路和音频接口模块的硬件架构进行了分析,指出了设计中应注意的问题与采取的解决方法,并进一步讨论了视频处理模块中DDR2 (Double Data Rate 2 SDRAM)单元等关键电路的理论计算与仿真设计,通过多线程对视音频编码算法进行了实现.通过对实际样机的长时间不间断测试,验证了编码器的编码能力和可靠性,表明其达到了视频监控中的要求.     

基于NiosⅡ的低码率实时H.264视频编码器

根据低码率实时应用领域的特点,设计了一种H．264视频编码系统。采用FPGA的NiosII CPU架构,自定义硬件模块实现H．264实时压缩编码。实验验证表明,H．264编码器对CIF大小的图像实现了实时编码,能满足对低码率实时应用的编码要求。     

基于TMS320DM642芯片H.264编码器的设计

作为新一代视频压缩协议H．264,理论上已经证明它能比其它视频压缩协议表现出更好的性能,更能适应无线多媒体网络多媒体的应用需求。但是由于H．264协议自身的复杂性以及控制的灵活性,使得如何设计H．264编码器成为工程设计人员必须考虑的问题。采用具有较高运算速度的TMS320DM642DSP芯片作为H．264编码器实现的硬件平台,结合合适的编码器控制算法,将有效地解决这个问题,实现满足应用需求的H.264编码器。     

H.264/AVC中CAVLC编码器的硬件设计与实现

设计了一种H.264标准的CAVLC编码器,对原有软件流程进行部分改进,提出了并行处理各编码子模块的算法结构。重点对非零系数级(level)编码模块进行优化,采用并行处理和流水线相结合的结构,减少了cavlc编码的时钟周期,提供了稳定吞吐量。采用Xilinx公司VirtexⅡ系列的xc2v250 FPGA进行实现验证,最高时钟频率可达158.1 MHz,可满足实时编码H.264高清视频要求。     

基于DSP 平台的大分辨率视频实时编码系统

在TMS320DM642平台上实现了能够实时处理分辨率为1024×768,60Hz视频图像的H．264视频编码器．解决了DM642平台下大分辨率视频图像的接入问题,根据DM642的片内资源设计了存储器分配方案,并针对视频采集驱动和H．264视频编码器提出了一套优化解决方案．测试结果表明,对于1024×768这种大分辨率视频图像,H．264编码器的处理速度能够满足视频编码的实时处理要求．     

H.264高清视频解码实时错误掩盖算法

针对IP网络丢包条件下的H.264高清视频实时解码问题,分析高清视频码流的特点,提出一种实时错误掩盖算法。该算法利用丢失片的边缘宏块信息,以垂直距离为权值加权平均预测得到错误宏块的运动矢量,进而完成错误掩盖。实验表明,与Joint模型中的错误掩盖算法相比,该算法提升了重建图像的主观质量和客观质量,计算复杂度较低,错误掩盖效果较好,适用于高清实时解码。     

基于H．264的嵌入式视频编码器

嵌入式视频服务器具有成本低、性能高、运行稳定的优点,已成为视频监控行业的主流产品。以海思公司多媒体处理芯片Hi3510为核心,提出一种新的视频编码器实现方案,介绍该服务器的架构及其主要功能模块的硬件连接,讨论并解决时序匹配问题和信号完整性问题。实验结果表明,该服务器的关键技术指标满足应用要求。     

基于Slice的H.264并行视频编码算法

从H.264视频编码标准的特点出发,提出了基于Slice级别的H.264视频编码并行算法,该算法不仅能够保证节点间的负载平衡,减少各节点间数据的依赖关系,还充分利用了已有的计算能力。最后给出了在曙光3000上的实验结果。     

H.264/AVC High Profile视频编码中自适应变换模块的设计

提出了一种可配置的整数变换运算单元并将其用于H.264/AVC HiProfile视频编码器的自适应变换模块中。通过变换类型信号的配置,该变换单元可以完成相应的变换操作。本设计采用Altera公司的CycloneⅡ系列FPGA进行实现和验证,布局布线后的最大工作频率为63 MHz,采用4个可配置变换单元的变换模块,可以满足HD1080P@50帧/s视频的实时编码要求。     

基于同构多核处理器的H.264多粒度并行编码器

H.264码率低和视频质量高的优越性能以增加编码计算的复杂度为代价,如何开发适用于多核处理器平台的并行编码算法是提高其编码速度的重要研究内容,对于满足高清视频实时传输和大规模共享具有十分重要的意义.利用H.264开源编码器项目X264,在片级和数据级并行编码算法的基础上,通过分析图像帧之间的参考关系,提出并实现了B帧个数可变的帧级并行算法;根据宏块之间的参考关系,设计了一种类似流水线的宏块级并行方法;基于Intel同构多核平台,提出融合帧级、片级、宏块级和数据级4种不同粒度的并行编码方案,开发了H.264多粒度并行编码器.实验结果表明,在码率增加不大的情况下,H.264多粒度并行编码器可以很好地提升编码加速比,视频编码质量符合高质量的要求.     

H.264编码工具性能及实时性研究

H．264具有更好的编码效率，但其高复杂度无法满足实时应用。针对低码率应用，分析各编码工具的性能并选取合理编码框架，同时利用单指令多数据（SIMD）技术并行实现快速搜索及整数变换。     

H.264编码器设计与运动估计算法优化

运用DSP-FPGA技术设计实现了一个具有良好扩展性和灵活性的H.264视频编码器系统,该系统利用DSP则进行视频压缩编码,FPGA模块完成对视频采集系统以及数据I/O等所有周边功能的控制。针对以上硬件系统本文还提出了一种快速运动估计算法。该算法针对不同的图像特征采用自适应的搜索策略。实验表明,该算法在保证重建图像质量没有明显下降的前提下,编码速度有了显著提高。     

基于H.264无线视频传输系统的研究

由于无线信道易错、时变和带限的特点,给视频数据的无线传输带来了巨大的挑战。本文设计了一种带育反馈的无线信道视频传输系统,为了加强系统的抗误码性,重点研究了基于错误隐藏的联合信道率失真算法、对原有视频容错编码方法进行改进,并提出了一种基于丢包反馈的自适应数据分割选择模式,在低带宽高误码的无线信道环境下,提高了视频图像的质量。     

超线程技术以及H.264编码器中的并行运算分析

根据H,264这一新的视频压缩标准的特点，利用Intel的超线程技术以及OpenMp，可以使软件编码器进行线程级的并行运算，从而大大提高编码速度。该文对超线程技术、OpenMp以及编码过程中不同级别的并行运算进行了分析。证明了利用OpenMP对H.264编码器进行并行处理优化，再加上具有超线程技术的处理器的支持，必将会大大提高编码器的性能。