PDSOI工艺下单粒子瞬态脉冲宽度分析

单粒子瞬态脉冲宽度是评价电子系统软错误率的重要参数之一。针对0.13 μm、部分耗尽型绝缘体上硅(PDSOI)工艺下的反相器链,解析地计算了反相器中产生的单粒子瞬态脉冲宽度,仿真了产生的单粒子瞬态脉冲在反相器链中传播时的临界脉冲宽度和传输率随级数变化情况。仿真结果表明,单粒子瞬态脉冲宽度的大小在几十皮秒到几百皮秒之间,反相器链的级数对临界脉冲宽度和传输率影响较大。最后仿真得到在输入单粒子瞬态脉冲宽度较小时,建立保持时间与输入脉冲宽度有关。该结果有利于电气掩蔽建模和锁存掩蔽建模准确性的提高。     

NBTI效应导致SET脉冲在产生与传播过程中的展宽

本文研究了负偏置温度不稳定性(NBTI)对单粒子瞬态(SET)脉冲产生与传播过程的影响.研究结果表明:NBTI能够导致SET脉冲在产生与传播的过程中随时间而不断展宽.本文还基于工艺计算机辅助设计模拟软件(TCAD)进行器件模拟,提出了一种在130nm体硅工艺下,计算SET脉冲宽度的解析模型,并结合NBTI阈值电压退化的...     

运放和光耦的单粒子瞬态脉冲效应

利用脉冲激光模拟单粒子效应实验装置研究了通用运算放大器LM124J和光电耦合器HCPL5231的单粒子瞬态脉冲（SET）效应,获得了LM124J工作在电压跟随器模式下的瞬态脉冲波形参数与等效LET值的关系,甄别出该器件SET效应的敏感节点分布.初步分析了SET效应产生的机理.以HCPL5231为例,首次利用脉冲激光测试了光电耦合器的单粒子瞬态脉冲幅度、宽度与等效LET值的关系,并尝试测试了该光电耦合器的SET截面,实验结果与其他作者利用重离子加速器得到的数据符合较好,证实了脉冲激光测试器件单粒子效应的有效性.     

运放和光耦的单粒子瞬态脉冲效应

利用脉冲激光模拟单粒子效应实验装置研究了通用运算放大器LM124J和光电耦合器HCPL5231的单粒子瞬态脉冲(SET)效应,获得了LM124J工作在电压跟随器模式下的瞬态脉冲波形参数与等效LET值的关系,甄别出该器件SET效应的敏感节点分布.初步分析了SET效应产生的机理.以HCPL5231为例,首次利用脉冲激光测试了光电耦合器的单粒子瞬态脉冲幅度、宽度与等效LET值的关系,并尝试测试了该光电耦合器的SET截面,实验结果与其他作者利用重离子加速器得到的数据符合较好,证实了脉冲激光测试器件单粒子效应的有效性.     

集成电路单粒子瞬态效应与测试方法

随着器件尺寸的等比例缩小,单粒子瞬态效应对集成电路的影响愈发明显,其产生机理及作用更加复杂。从集成电路单粒子瞬态脉冲的产生机理及模型出发,讨论分析了模拟和数字集成电路的单粒子瞬态效应,介绍了单粒子瞬态脉冲宽度的测试方法与测试结构。     

集成电路单粒子瞬态效应与测试方法

随着器件尺寸的等比例缩小,单粒子瞬态效应对集成电路的影响愈发明显,其产生机理及作用更加复杂。从集成电路单粒子瞬态脉冲的产生机理及模型出发,讨论分析了模拟和数字集成电路的单粒子瞬态效应,介绍了单粒子瞬态脉冲宽度的测试方法与测试结构。     

一种SRAM型FPGA单粒子效应故障注入方法

随着FPGA在航天领域的广泛应用,SRAM型FPGA的单粒子故障也越来越引起人们的重视,用故障注入技术模拟单粒子效应是研究单粒子效应对SRAM器件影响的重要手段,该文主要研究SRAM型FPGA单粒子翻转、单粒子瞬态脉冲的故障注入技术,并在伴随特性的基础上,提出一种单粒子瞬态脉冲故障注入技术。该方法使注入故障脉冲宽度达到...     

铁电存储单元单粒子效应的仿真与研究

运用电路仿真研究了单粒子瞬态脉冲效应对铁电存储单元存储特性的影响。结合单粒子对MOS器件的影响,用电流模拟单粒子对存储单元的影响且进行仿真分析。仿真结果表明脉冲电流峰值越高,时间越长,铁电存储单元越容易翻转。经分析得出了铁电电容翻转是由瞬态电流脉冲产生的单位面积电荷量决定,最后解释了翻转的原因。     

0.13μm全耗尽绝缘体上硅晶体管单粒子效应仿真研究

利用计算机辅助设计Silvaco TCAD仿真工具,研究了0.13μm全耗尽绝缘体上硅(FD-SOI)晶体管单粒子瞬态效应,分析了不同线性能量转移(LET)、单粒子入射位置和工作偏置状态对单粒子瞬态的影响。结果表明,LET值的增加会影响沟道电流宽度,加大单粒子瞬态峰值及脉冲宽度。受入射位置的影响,由于栅极中央收集的电荷最多,FD-SOI器件的栅极中央附近区域单粒子瞬态效应最敏感。单粒子瞬态与器件工作偏置状态有很强的相关性,器件处于不同工作偏置状态下,关态偏置受单粒子效应影响最大,开态偏置具有最小的瞬态电流峰值和脉宽。     

纳米器件单粒子瞬态仿真研究

利用计算机辅助设计软件,研究了不同条件下28 nm体硅器件的单粒子瞬态（SET）效应,分析了不同器件间距、线性能量转移值和粒子入射角度对器件SET效应的影响。随着器件漏极间距的减小,SET脉冲幅度和脉冲宽度随之减小。与垂直入射的情况相比,倾角入射下SET脉冲幅度和宽度的减小程度更加明显,电荷共享效应更加显著。仿真结果表明,合理调节反相器相异节点的器件间距,利用器件间的电荷共享可以有效减弱重离子产生的SET脉冲,减少单粒子效应的反应截面。     

基于四值脉冲参数模型的单粒子瞬态传播机理与软错误率分析方法

随着工艺尺寸的不断缩小,由单粒子瞬态(Single Event Transient, SET)效应引起的软错误已经成为影响宇航用深亚微米VLSI电路可靠性的主要威胁,而SET脉冲的产生和传播也成为电路软错误研究的热点问题。通过研究SET脉冲在逻辑链路中的传播发现:脉冲上升时间和下降时间的差异能够引起输出脉冲宽度的展宽或衰减;脉冲的宽度和幅度可决定其是否会被门的电气效应所屏蔽。该文提出一种四值脉冲参数模型可准确模拟SET脉冲形状,并采用结合查找表和经验公式的方法来模拟SET脉冲在电路中的传播过程。该文提出的四值脉冲参数模型可模拟SET脉冲在传播过程中的展宽和衰减效应,与单参数脉冲模型相比计算精度提高了2.4%。该文应用基于图的故障传播概率算法模拟SET脉冲传播过程中的逻辑屏蔽,可快速计算电路的软错误率。对ISCAS89及ISCAS85电路进行分析的实验结果表明:该方法与HSPICE仿真方法的平均偏差为4.12%,计算速度提升10000倍。该文方法可对大规模集成电路的软错误率进行快速分析。     

A New Analytical Model of SET Latching Probability for Circuits Experiencing Single- or Multiple-Cycle Single-Event Transients

As technology scales down, more single-event transients (SETs) are expected to occur in combinational circuits and thus contribute to the increase of soft error rate (SER). We propose a systematic analysis method to precisely model the SET latching probability. Due to the decreased critical charge and shortened pipeline stage, the SET duration time is likely to exceed one clock cycle. In previous work, the SET latching probability is modeled as a function of SET pulse width, setup and hold times, and clock period for single-cycle SETs. Our analytical model does not only include new dependent parameters such as SET injection location and starting time, but also precisely categorizes the SET latching probabilities for different parameter ranges. The probability of latching multiple-cycle SETs is specifically analyzed in this work to address the increasing ratio of SET pulse width over clock period. We further propose a method that exploits the boundaries of those dependent parameters to accelerate the SER estimation. Simulation results show that the proposed analysis method achieves up to 97% average accuracy, which is applicable for both single- and multiple-cycle SETs. Our case studies on ISCAS’85 benchmark circuits confirm our analysis on the impact of SET injection location and starting time on the SET latching probability. By exploiting our analytical model, we achieve up to 78% simulation time reduction on the process of SET latching probability and SER estimation, compared with Monte-Carlo simulation.     

基于保护门的纳米CMOS电路抗单粒子瞬态加固技术研究

随着器件特征尺寸的缩减,单粒子瞬态效应(SET)成为空间辐射环境中先进集成电路可靠性的主要威胁之一。基于保护门,提出了一种抗SET的加固单元。该加固单元不仅可以过滤组合逻辑电路传播的SET脉冲,而且因逻辑门的电气遮掩效应和电气隔离,可对SET脉冲产生衰减作用,进而减弱到达时序电路的SET脉冲。在45 nm工艺节点下,开展了电路的随机SET故障注入仿真分析。结果表明,与其他加固单元相比,所提出的加固单元的功耗时延积(PDP)尽管平均增加了17.42%,但容忍SET的最大脉冲宽度平均提高了113.65%,且时延平均降低了38.24%。     

纳米CMOS电路的单粒子瞬态影响因素研究

进入纳米尺度后,单粒子瞬态(SET)成为高能粒子入射VLSI产生的重要效应,准确、可靠的SET模拟对评估VLSI的可靠性有着重要的影响。以反相器为例,针对脉冲峰值和半高全宽两个指标,研究了电路模拟中影响SET的因素,主要有电流脉冲幅值、脉冲宽度、负载电容、环境温度及器件尺寸。通过对45和65 nm两种技术节点下的电路的仿真,研究了这些因素对SET的影响,并探讨了可能的原因。结果显示,这些因素对SET的影响趋势和程度有很大的差异,且器件尺寸越小,这些因素对SET的影响越显著。通过设置合适的参数,可以实现电路的抗辐射加固。     

Modeling and analysis of single-event transients in charge pumps

It has been shown that charge pumps (CPs) dominate single-event transient (SET) responses of phaselocked loops (PLLs). Using a pulse to represent a single event hit on CPs, the SET analysis model is established and the characteristics of SET generation and propagation in PLLs are revealed. An analysis of single event transients in PLLs demonstrates that the settling time of the voltage-controlled oscillators (VCOs) control voltage after a single event strike is strongly dependent on the peak control voltage deviation, the SET pulse width, and the settling time constant. And the peak control voltage disturbance decreases with the SET strength or the filter resistance. Furthermore, the analysis in the proposed PLL model is confirmed by simulation results using MATLAB and HSPICE,respectively.     

单粒子瞬态脉冲的片上测量

提出了一套适用于组合逻辑电路的单粒子瞬态(Single-Event Transient,SET)特性的片上测量方案。基于中国科学院微电子研究所350 nm SOI工艺,设计了一款集脉冲收集、测量、自测试于一体的SET辐射测试芯片。通过激光脉冲实验,验证了该方案的有效性,为在此工艺上开展加固研究奠定基础。分析了影响片上测量精度的多种因素,提出了用于修正测试结果、提高精度的校正方法。     

一款通过抗辐照设计加固技术实现的抗单粒子锁相环

本文设计了一款抗辐照设计加固的锁相环。通过增加一个由锁定探测电路、两个运放和4个MOS器件组成的电荷补偿电路,该锁相环显著地减小了单粒子瞬态引起失锁后系统的恢复时间。许多传统的加固方法主要是致力于提高电荷泵输出结点对单粒子瞬态的免疫力,本文的加固方法不仅能够降低电荷泵输出结点对单粒子瞬态的敏感性,而且也降低了其他模块对单粒子瞬态的敏感性。本文还提出了一种新的描述锁相环对单粒子顺态敏感性的系统模型,基于该模型比较了传统的和加固的锁相环对单粒子瞬态的免疫能力。通过Sentaurus TCAD 仿真平台模拟了单粒子瞬态引起的电流脉冲,用于电路仿真。基于130 nm CMOS 工艺设计了两个锁相环电路,晶体管级的仿真表明本文提出的抗单粒子加固锁相环的恢复时间比传统的锁相环提高了94.3%,同时,电荷补偿电路没有增加系统参数设计的复杂性。     

一种65nm CMOS互连线串扰分布式RLC解析模型

基于65nm CMOS工艺,综合考虑电容耦合与电感耦合效应,提出了一种互连线耦合串扰分布式RLC解析模型.采用函数逼近理论与降阶技术,在斜阶跃输入信号下,提出了被干扰线远端的串扰数值表达式.基于65nm CMOS工艺,对不同的互连耦合尺寸下的分布式RLC串扰解析模型和Hspice仿真结果进行了比较,误差绝对值都在2.50%内,能应用于纳米级SOC的计算机辅助设计.     

Radiation hardened by design techniques to reduce single event transient pulse width based on the physical mechanism

The impact of the source on single event transient (SET) is studied for the balanced two-transistor inverter by a novel simulation structure in a 90 nm twin-well bulk CMOS technology. Due to the significantly distinct mechanism of single event change collection in PMOS and NMOS, the source, which is beneficial to broadening P-hit SET pulse width (W_SET) but reducing N-hit W_SET, plays a different role in SET production. Based on these different source roles, different radiation hardened by design (RHBD) methods are proposed to reduce W_SET for PMOS and NMOS, respectively. The simulation results show that the proposed RHBD methods can remarkably reduce W_SET.