一种抗单粒子多节点翻转的存储单元

为解决纳米CMOS工艺下单粒子多节点翻转的问题,提出了一种加固存储单元(RH-12T)。在Quatro-10T存储单元基础上对电路结构进行改进,使存“0”节点不受高能粒子入射的影响,敏感节点对的数目是晶体管双立互锁(DICE)存储单元的一半。基于敏感节点对分离和SET缩减原理,进行了加固存储单元版图设计。在相同设计方法下,该存储单元的敏感节点间距是DICE存储单元的3倍。抗SEU仿真结果表明,该存储单元具备单节点翻转全加固能力。全物理模型单粒子瞬态仿真结果表明,该存储单元的线性能量转移 (LET)翻转阈值为DICE存储单元的2.8倍,能有效缓解单粒子多节点翻转的问题。     

基于DICE结构的SRAM抗辐照加固设计

存储单元的加固是SRAM加固设计中的一个重要环节。经典DICE单元可以在静态情况下有效地抗单粒子翻转,但是动态情况下抗单粒子翻转能力较差。提出了分离位线的DICE结构,使存储单元在读写状态下具有一定的抗单粒子效应能力。同时,对外围电路中的锁存器采用双模冗余的方法,解决锁存器发生SEU的问题。该设计对SRAM进行了多方位的加固,具有很强的抗单粒子翻转能力。     

改进DICE结构的D触发器抗SEU设计

基于DICE结构主-从型D触发器的抗辐照加固方法的研究,在原有双立互锁存储单元(DICE)结构D触发器的基础上改进电路结构,其主锁存器采用抗静态、动态单粒子翻转(SEU)设计,从锁存器保留原有的DICE结构。主锁存器根据电阻加固与RC滤波的原理,将晶体管作电阻使用,使得电路中存在RC滤波,通过设置晶体管合理的宽长比,使其与晶体管间隔的节点的电平在SEU期间不变化,保持原电平状态,从而使电路具有抗动态SEU的能力。Spectre仿真结果表明,改进的D触发器既具有抗动态SEU能力,又保留了DICE抗静态SEU较好的优点,其抗单粒子翻转效果较好。     

SEU/SET加固D触发器的设计与分析

针对D触发器的抗单粒子辐射效应加固,提出了一种新型的保护门触发器(GGFF)设计,使用两个保护门锁存器串接成主从触发器.通过Spice仿真验证了GGFF抗SEU/SET的能力,通过比较和分析,证明GGFF对于具有同样抗SEU/SET能力的时间采样触发器(TSFF),在电路面积和速度上占据明显优势.     

基于时序优先的电路容错混合加固方案

为了有效降低容忍软错误设计的硬件和时序开销,该文提出一种时序优先的电路容错混合加固方案。该方案使用两阶段加固策略,综合运用触发器替换和复制门法。第1阶段,基于时序优先的原则,在电路时序松弛的路径上使用高可靠性时空冗余触发器来加固电路;第2阶段,在时序紧张的路径使用复制门法进行加固。和传统方案相比,该方案既有效屏蔽单粒子瞬态(SET)和单粒子翻转(SEU),又减少了面积开销。ISCAS89电路在45 nm工艺下的实验表明,平均面积开销为36.84%,电路平均软错误率降低99%以上。     

面向航空环境的多时钟单粒子翻转故障注入方法

随着新型电子器件越来越多地被机载航电设备所采用,单粒子翻转(Single Event Upset, SEU)故障已经成为影响航空飞行安全的重大隐患。首先,针对由于单粒子翻转故障的随机性,该文对不同时刻发生的单粒子翻转故障引入了多时钟控制,构建了SEU故障注入测试系统。然后模拟真实情况下单粒子效应引发的多时间点故障,研究了单粒子效应对基于FPGA构成的时序电路的影响,并在线统计了被测模块的失效数据和失效率。实验结果表明,对于基于FPGA构建容错电路,采用多时钟沿三模冗余(Triple Modular Redundancy, TMR) 加固技术可比传统TMR技术提高约1.86倍的抗SEU性能;该多时钟SEU故障注入测试系统可以快速、准确、低成本地实现单粒子翻转故障测试,从而验证了SEU加固技术的有效性。     

一种抗SEU存储器电路的FPGA设计

为了改善星载存储器的抗SEU性能,增加星载存储器在空间使用的灵活性,文中基于ACTEL公司的ProAsic系列A3P400FPGA并采用扩展汉明码和TMR两种检错纠错方法相结合的方式,同时使用可变内存配置方案,设计了一种新型的抗SEU存储器电路。与传统的EDAC芯片相比,本设计不仅可以对出错数据进行修正而且还可以实时的进行回写。     

芯片安全架构平台设计研究

通过CPU选型及架构评估,构建了SoC芯片安全架构研究平台,实现了软硬件设计、FPGA原型验证及ASIC物理设计.在该平台上,可灵活实现和验证各种SoC的功能,对SoC产品的攻击与防护技术的安全性进行研究和分析.     

月度新品总汇

CPU/SoC/MCUATF697FF:处理器爱特梅尔公司推出爱特梅尔SPARC V8处理器系列的新产品ATF697FF,它是能够进行即时重新配置(reconfigure on-the-fIy)的RAD Hard辐射加固高性能航空航天微处理器。即时重新配置的能力使得用户能够对卫星进行持续的设计改动,包括技术规格更新、试飞期     

SRAM型FPGA的SEU故障注入系统设计

在研究SRAM型FPGA配置存储器物理结构及配置结构的基础上,发现对FPGA配置文件中的帧数据进行0/1翻转可以实现配置存储器的人为翻转,从而来仿真FPGA的SEU效应.基于部分重构技术设计了一种针对SRAM型FPGA的SEU故障注入系统,通过ICAP来实现部分重构,不需要额外的硬件开销.故障注入系统在XUP XC2VP30开发板上实现,通过对三个FPGA典型设计进行SEU敏感性分析,验证了所设计系统的有效性,并验证了三模冗余的加固效果.     

一种复杂SoC可测性的设计与实现

随着SoC的复杂度和规模的不断增长,SoC的测试变得越来越困难和重要.针对某复杂32-bit RISC SoC,提出了一 种系统级DFT设计策略和方案.在该方案中,运用了多种不同测试设计方法,包括内部扫描插入、存储器内建自测试、边界扫描和功能测试矢量复用.结果显示,该策略能取得较高的测试覆盖率和较低的测试代价.     

Practical considerations in the design of SRAM cells on SOI

This paper presents the practical issues encountered in designing SRAM cell design on partially depleted SOI, including the effects of floating-body potential and parasitic bipolar. It also discusses the characteristics of single-event upsets (SEU) harden and total-dose radiation harden of SOI SRAM. A fully integrated solution, using a new type memory cell SRAM described.     

CMOS SRAM单粒子翻转效应的解析分析

分析了影响ＣＭＯＳＳＲＡＭ单粒子翻转效应的时间因素,指出不能仅根据临界电荷来判断发生单粒子翻转效应与否,必须考虑器件的恢复时间、反馈时间和电荷收集过程．给出了恢复时间和反馈时间的计算方法,提出了器件抗单粒子翻转的加固措施．对电荷收集过程中截止管漏极电位的变化进行了分析,提出了临界电荷新定义,并给出了判断带电粒子入射能否导致器件发生单粒子翻转效应的方法     

基于定向故障注入的SRAM型FPGA单粒子翻转效应评估方法

介绍了一种基于定向故障注入的SRAM型FPGA单粒子翻转效应评估方法。借助XDL工具,该方法解析了Virtex-4 SX55型FPGA的帧地址与物理资源之间的对应关系;将电路网表中的资源按模块分组,利用部分重构技术分别对电路整体及各分组相关的配置帧进行随机故障注入,以评估电路整体及其子模块的抗单粒子翻转能力;按模块分组对电路分别进行部分三模冗余(TMR)加固和故障注入实验,以比较不同加固方案的效果。实验结果表明:电路的抗单粒子翻转能力与其功能和占用的资源有关;在FPGA资源不足以支持完全TMR的情况下,该方法可以帮助设计者找到关键模块并进行有效的电路加固。     

Automated performance‐based design technique for an efficient LTE PDSCH implementation using SDSoC tool

System on a chip (SoC) creates massive design challenges for SoC‐based designers. The design challenges start from functional, architectural verification complexity and finally meeting performance constraints. In addition, heterogeneity of components and tools introduces long design cycles. The Software‐Defined System‐on‐Chip (SDSoC) developed by Xilinx is used to create custom SoC on a heterogeneous FPGA‐CPU platform. The SDSoC tool provides fast, flexible, and short design cycle to develop heterogeneous FPGA‐CPU platform. The objective of this paper is to introduce a new automated design technique to build a SoC on a heterogeneous FPGA‐CPU platform that meets design requirements using SDSoC tool. In this paper, the typical SDSoC design flow is introduced. In addition, a new automated SDSoC design technique is developed to design SoC on a heterogeneous FPGA‐CPU platform on the basis of performance metrics such as area, power, and latency. Design of physical downlink shared channel (PDSCH) in long‐term evolution (LTE) is presented as a case study. This paper provides the implementation of the transmitter and the receiver of the PDSCH in LTE using SDSoC tool and selects a platform that meets performance metrics constraints.     

A mixed-signal 0.18-μm CMOS SoC for DVD systems with432-MSample/s PRML read channel and 16-Mb embedded DRAM

This paper describes a fully integrated single-chip CMOS mixed-signal system on a chip (SoC) for DVD RAM and ROM systems. It integrates a 32-b RISC CPU, formatter, servo digital signal processor (DSP), 16-Mb DRAM, error correction code (ECC), ATA interface, and partial-response-maximum-likelihood (PRML) read channel with 7-b interpolated parallel analog-to-digital converter (ADC). Increasing the bus bandwidth by using embedded DRAM, a hardware ECC engine, and four parallel digital finite-impulse response (FIR) filters contributes to the high playback speed of 16×. PR(3,4,4,3) architecture has been used in the read channel system for optical disc systems. The obtained wide tangential tilt margin of ±0.6° is due to the use of this PRML read channel technique. The interpolated parallel scheme has attained a high number of effective bits of 6.3 for 72-Mz input frequency at 432-MSample/s operation without any calibration technique, with low power consumption of 180 mW in a small core size of 1.05 mm². This SoC has been fabricated in 0.18-μm 1PS3AL CMOS embedded DRAM technology. It contains 24 million transistors in a 144-mm ² die and consumes 1.2 W at 432-MSample/s operation. This low power consumption allows the use of a low-cost plastic package. As a result, we can compose highly reliable DVD RAM and ROM systems with this SoC and some tiny components     

基于ARCA3 CPU的嵌入式SoC的FPGA原型验证

基于FPGA的验证是SoC功能验证的有效途径,建立一个基于FPGA的原型验证系统已成为SoC验证的重要方法.ARCA3是一种高性能、低功耗,国产的嵌入式微处理器.在ARCA3和AMBA架构上集成存储器控制器等IP核和外设,构建一个嵌入式SoC,并在FPGA上实现SoC的原型验证系统和软硬件协同验证环境.在FPGA原型机上运行Bootloader和操作系统,验证整个系统硬件的可操作性和软硬件之间的交互.基于FPGA的原型验证系统的实现可以快速验证基于ARCA3的各种抽象层次的IP核和开发基于ARCA3的软件应用.     

抗单粒子翻转的双端口SRAM定时刷新机制研究

在空间辐射环境下,存储单元对单粒子翻转的敏感性日益增强。通过比较SRAM的单粒子翻转效应相关加固技术,在传统EDAC技术的基础上,增加少量硬件模块,有效利用双端口SRAM的端口资源,提出了一种新的周期可控定时刷新机制,实现了对存储单元数据的周期性纠错检错。对加固SRAM单元进行分析和仿真,结果表明,在保证存储单元数据被正常存取的前提下,定时刷新机制的引入很大程度地降低了单粒子翻转引起的错误累积效应,有效降低了SRAM出现软错误的概率。     

一种32 Bit SoC软硬件协同验证环境的实现

软硬件协同验证是系统芯片设计的重要组成部分。针对基于32 Bit CPU核的某控制系统芯片的具体要求,提出了一种系统芯片软硬件协同验证策略,构建了一个软硬件协同验证环境。该环境利用处理器内核模型支持内核指令集的特性运行功能测试程序,实现SoC软硬件的同步调试,并能够快速定位软硬件的仿真错误点,有效提高了仿真效率。该SoC软硬件协同验证环境完成了设计目的,并对其他系统芯片设计具有一定的参考价值。