120兆赫脉冲吞除程序控制分频电路的逻辑设计

程序控制分频器在数字频率合成器中是使压控振荡器输出的频率降低到鉴相频率附近,同时通过改变其分频比达到改变合成器的工作频率。因此,程序分频器所能达到的最高工作频率的高低关系到鉴相频率的高低及信道间隔,从而影响环路的设计和合成器的指标。一直是数字式频率合成器中研制、分析的重点课题之一,本文介绍脉冲吞除程序分频的关键部分——高速变换模数的前置分频逻辑设计以及对程序分频的分析、讨论,同时介绍工作频率达120兆赫的脉冲吞除程序控制分频实际线路。     

多功能电磁法仪器同步系统的设计与实现

针对多功能电磁法仪器对同步信号的要求,以仪器上位机为主控单元,通过LabVIEW编程设计人机交互界面,依据获取的GPS模块信息,利用循环队列思想,自动计算分频参数并对FPGA进行设置。采用硬件描述语言VHDL对FPGA进行模块化设计,实现对GPS模块1PPS和10kHz的最小二乘估计预处理,并以处理后的1PPS作为对钟信号,控制FPGA分频模块,使其根据分频参数对处理后的10kHz分频产生同步信号。经实验验证,系统可通过人工或自动调整产生1Hz~5kHz同步信号,同步精度优于0.03μs,满足各电磁法同步精度要求。     

新型高速低噪声可编程分频器的设计

针对射频锁相环频率合成器对高速度和低噪声方面的要求,提出了一种适用于射频锁相环频率合成器的可编程分频器的设计方案.电路采用12级级联反馈的双模分频器结构,可以实现小于或等于8.191分频的任意分频比.基于JAZZBC35 BICMOS工艺,进行电路的设计和HSPICE仿真,在2.5V电源电压下,功耗为1mW.设计的可编程分频器具有大的分频比范围和良好的稳定性、灵活性,同时具有高速、低噪声等特点,适于高速锁相环频率合成器的应用.     

分频电路在核电子学中的应用

在当下通用的数字系统中,不同的模块往往需要不同的时钟频率,通常采用的分频方法,多是根据系统时钟的内容,得出所需要的频率内容.在结合实际的分频原理后,基于SE120A芯片,提出了一种在2-64之间任意整数分频的实用电路,主要应用于和电子领域之中.通过对其进行详细的测验与分析,显示出该分频电路在工作汇总,几乎不会产生噪声,并且具有良好的分频效果,且工作的稳定性较好,具有较为良好的应用价值.     

应用于频率综合器的多模分频器设计

该文给出了应用于频率合成器的多模分频器实现,电路采用了中芯国际65nm工艺,工作电压为1.2V.整个分频电路是基于源耦合结构实现的2/3双模分频器,可实现的分频模数范围为128 -1 023.仿真结果表明,在输入差分正弦电压峰峰值大于400mV的情况下能对600MHz -4GHz频率范围内的信号实现分频.     

非球状形貌粒子Au-H2O纳米流体光谱分频光伏/光热系统性能研究

基于表面等离激元效应的纳米流体光谱分频器具有良好的选择性光谱吸收性能,已显示出巨大潜力,然而现有纳米流体分频装置在光热窗口仍存在透射率较高的问题.为了提高光热窗口纳米流体的光谱吸收能力,文中提出了一种非球状形貌粒子的金-水纳米流体分频系统.通过时域有限差分方法(FDTD)对该分频系统进行数值计算与分析,结果表明:正六面...     

频率合成式高频调谐器的分析与研究

文章分析了频率合成式高频调谐器的基本工作原理,主要对可编程分频器电路结构及分频技术进行分析和研究,并介绍了频率合成式高频调谐器的控制方式,最后对频率合成范围能够覆盖VHF-L、VHF-H、UHF频段的分频数据进行了分析。     

基于提花圆机硬件功能的FPGA的分频器研究与实现

在提花圆机选针器控制系统中,实现了一种基于FPGA的等占空比任意小数分频电路的设计。首先简要介绍了FPGA器件的特点和应用范围,讨论了一些常见整数分频的方法,最后介绍了一种基于FPGA的双模前置小数分频器的分频原理及电路设计,并用Verilog HDL编程,QUARTERSII6．0进行仿真。     

基于GAL的可程控n分频器设计

介绍了用一片GAL16V8芯片设计的可程控n分频器的分频原理、电路设计和编程方法,该分频器可产生50%占空比的7路移位分频输出.     

变电所由于分频谐振引起误动作的技术分析

变电站投运时，因经常发生分频谐振现象而误发母线接地信号，或因谐振引起TV过压过励磁，严重时可能烧毁TV。本文通过对实际谐波进行理论分析，总结出防止分频谐振的几项措施，可供实际工程应用。     

用于铷频标频率综合器中的可变分频器

对用于铷频标频率综合器中的可变分频器进行了设计、介绍了可变分频器的改进、实验结果表明，该频综器的性能指标满足要求。     

一种宽带功分器的设计与实现

功分器作为通信系统中的一种重要元件已经得到广泛应用。该文介绍了Wilkinson功分器的设计方法,并使用ADS软件设计出一种工作在1 4 GHz频段的宽带功分器,采用多节阻抗变换器级连的方式来展宽工作频带。最后制作实物并对实物进行测试,获得良好结果,验证了该设计方法可行性和有效性。     

谐振式无电阻功率分配／合成器

研究了一种无隔离电阻的功率分配／合成器，利用圆形平面电路的边界条件解出网络的散射矩阵，并通过计算机辅助设计技术得到最优设计参数，在中心频率为１０ＧＨｚ的频段上，功率分配／合成器的隔离度为１９ｄＢ。     

基于FPGA的数字分频器设计与实现

分频器是很多测试、测量电路中使用的重要器件之一。本文在综合各种分频器设计的原理和特点的基础上,设计了一种基于FPGA的任意分频器。设计中不但使用了EDA实验箱的FPGA芯片,还使用了4＊4键盘、数码管和LED资源。该分频器可根据输入的数值,实现整数（包括奇数和偶数）、小数和分数的分频,软件仿真和实验箱验证结果以及示波器显示结果验证了该设计的有效性。     

射频识别接收机前端低噪声CMOS全集成频率综合器关键模块设计

为满足射频识别接收机相位噪声性能要求,在分析了频率综合器整体噪声机制的基础上,将偶次谐波抑制电路应用于1.8 GHz压控振荡器设计并采用注入锁定高速与分频器结构,鉴频鉴相器PFD设计改善了相位死区,在整体上改善了频率综合器相位噪声。利用0.25μm 1P6M RFCMOS工艺,完成了频率综合器的完整版图设计。仿真结果表明:VCO调谐范围达到47.2%,电路整体相位噪声达到-128 dBc/Hz@1 MHz,完全满足应用要求。     

低抖动锁相环对微加速度计时钟性能的改善

通过对微加速度计时钟电路的研究,并和传统RC振荡器进行比较,提出了一种用于微加速度计的低频率抖动(Low-Jitter)的电荷泵锁相环电路.该电路包括无死区的鉴频鉴相器(PFD)、低通滤波器(LPF)、电荷泵(CP)、压控振荡器(VCO)及分频器组成.仿真验证,电荷泵锁相环电路使微加速度计系统时钟的频率抖动从0.5 kHz改善为0.1 kHz以下,从而提高了微加速度计的噪声性能和灵敏度.     

STUDY ON MULTI-RANGE FRACTALS IN FRACTURED SURFACE OF ROCK

Ｉｔｉｓｂｅｌｉｅｖｅｄｉｎｆｒａｃｔａｌｇｅｏｍｅｔｒｙｔｈａｔｔｈｅｒｅｉｓｆｒａｃｔａｌｉｎｔｈｅｆｒａｃｔｕｒｅｄｓｕｒｆａｃｅｏｆｒｏｃｋ．Ｔｈｅｓｈａｐｅａｎｄｆｒａｃｔａｌｄｉｍｅｎｓｉｏｎｏｆｆｒａｃｔｕｒｅｓｕｒｆａｃｅｄｅｐｅｎ...     

图形处理器中浮点除法器的设计与实现

为了弥补图形处理器中浮点除法器占用资源大且适用范围小的不足,给出一种高速低功耗的浮点除法器设计方案。采用SRT算法,修改高阶除法器的复杂结构,结合On-the-fly转换法、SD表示法和常数比较法,降低时间延迟,以VerilogHDL语言对单精度除法器进行实现。在基于FPGA构建的验证平台对除法器进行测试,测试结果表明该浮点除法器的性能满足了项目的要求,精度可达百万分之一。