基于DICE结构的SRAM抗辐照加固设计

存储单元的加固是SRAM加固设计中的一个重要环节。经典DICE单元可以在静态情况下有效地抗单粒子翻转,但是动态情况下抗单粒子翻转能力较差。提出了分离位线的DICE结构,使存储单元在读写状态下具有一定的抗单粒子效应能力。同时,对外围电路中的锁存器采用双模冗余的方法,解决锁存器发生SEU的问题。该设计对SRAM进行了多方位的加固,具有很强的抗单粒子翻转能力。     

基于分离位线DICE结构的SRAM存储单元版图抗辐射设计

在SRAM加固设计中,存储单元的版图抗辐射设计起着重要的作用。基于分离位线的双互锁存储单元（DICE）结构,采用0.18μm体硅工艺,根据电路功能、结构和抗辐射性能,设计了一种新的NMOS隔离管的SRAM存储单元版图结构。根据分析结果,SRAM存储单元在确保存储单元功能的前提下,具备抗总剂量效应、抗单粒子翻转和抗单粒子闩锁效应,同时可实现单元面积的最优化。     

基于130nm PD-SOI工艺存储单元电路的抗辐射加固设计

基于130 nm部分耗尽绝缘体上硅(SOI) CMOS工艺,设计并开发了一款标准单元库.研究了单粒子效应并对标准单元库中存储单元电路进行了抗单粒子辐射的加固设计.提出了一种基于三模冗余(TMR)的改进的抗辐射加固技术,可以同时验证非加固与加固单元的翻转情况并定位翻转单元位置.对双互锁存储单元(DICE)加固、非加固存储单元电路进行了性能及抗辐射能力的测试对比.测试结果显示,应用DICE加固的存储单元电路在99.8 MeV ·cm2 ·mg_1的线性能量转移(LET)阈值下未发生翻转,非加固存储单元电路在37.6 MeV·cm2·mg_1和99.8 MeV·cm2·mg_1两个LET阈值下测试均发生了翻转,试验中两个版本的基本单元均未发生闩锁.结果证明,基于SOI CMOS工艺的抗辐射加固设计(RHBD)可以显著提升存储单元电路的抗单粒子翻转能力.     

电离总剂量辐射加固SRAM设计

在空间和核辐射环境下,电离总剂量辐射(TID)效应严重影响采用商用CMOS工艺的SRAM的可靠性和寿命.针对SRAM,设计了四种TID加固的存储单元,分析对比了四个加固单元对TID,单粒子闩锁、单粒子翻转三种SRAM中常见辐射效应的抵御水平以及加固单元的面积和速度.加固SRAM单元的抗TID水平得到极大提高,同时,抗单粒子效应水平、面积、速度也达到一定的要求.这些单元可用于实现基于商用CMOS工艺并具有高抗辐射性能的SRAM.     

一种抗单粒子效应的加固技术研究

针对数字波控电路在星载控制电路应用中存在的单粒子翻转效应问题,提出了一种基于DICE单元的双稳态D触发器设计改进,设计了一种能够抵御众多类型单粒子翻转效应的D触发器,并基于该D触发器,结合电路级单粒子加固技术设计了一款串并转换芯片。测试表明,采用改进D触发器结构的波控芯片能够抵御至少80 MeV的单粒子效应事件。芯片峰值功耗不大于10 mA,写入速率不低于10 MHz,功耗为1 mW/MHz。     

单粒子翻转加固锁存器分析与辐照试验验证

对目前基于软错误屏蔽、施密特触发及双互锁单元结构的几种单粒子翻转加固锁存器进行分析,并从面积、延时、功耗和抗单粒子翻转能力等方面进行综合比较。着重剖析了DICE结构的多节点翻转特性,研究了敏感节点隔离对抗单粒子翻转能力的影响,设计了测试芯片,并进行了辐照试验验证。辐照试验结果表明,相比于其他加固锁存器结构,DICE结构的单粒子翻转阈值最高,翻转截面最低,功耗延时积最小。当敏感节点隔离间距由0.21 μm增大到2 μm时,DICE结构的单粒子翻转阈值增大157%,翻转截面减小40%,面积增大1倍。在DICE结构中使用敏感节点隔离可有效提高抗单粒子翻转能力,但在具体的设计加固中,需要在抗辐照能力、面积、延时和功耗之间进行折中考虑。     

抗辐射数字电路加固技术研究

文章对电路抗辐射的机理进行了研究,提出了几种提高数字电路抗辐射能力的方法:通过工艺控制减小辐射后的背栅阈值电压漂移,通过版图增加体接触、采用环型栅等结构提高单元的抗辐射能力,通过对电路关键节点的加固提高整体电路的抗辐射能力。为了验证加固方法的可靠性,设计了一款电路进行抗总剂量、抗瞬态剂量率、抗中子辐射、抗单粒子辐射等多种试验。通过辐照试验结果可以看到,采用抗辐照方法设计的电路具有较强的抗辐照能力,为今后抗辐照电路的研制和开发奠定了坚实的基础。     

基于0.18 μm CMOS加固工艺的抗辐射单元库开发

抗辐射单元库是快速完成抗辐射数字电路设计的基础.基于0.18μmCMOS加固工艺总剂量及单粒子效应加固策略,从单元库规格制定、逻辑与版图设计、单元库特征参数提取及布局布线文件抽取、单元库设计套件质量保证到最终硅验证,完成了抗辐射单元库的全流程开发.抗辐射单元库在速度、面积、功耗及抗辐射性能4个方面表现出良好的均衡性,具...     

一种双栅结构抗单粒子翻转加固SRAM存储单元

通过对单粒子效应以及抗单粒子翻转电路加固原理进行分析,提出一种基于双栅MOS结构的具有单粒子翻转加固能力的SRAM存储单元。该单元在实现抗单粒子翻转加固的同时具有快速翻转恢复、快速写入、低静态功耗的特点。基于0.18μm CMOS工艺进行电路仿真,结果显示该加固单元读/写功能正确,翻转阈值大于100 Me V·cm2/mg。可以预测,该电路应用于空间辐射环境下将有较好的稳定性。     

一种新颖高效抗SEU/SET锁存器设计

随着工艺技术的发展,集成电路对单粒子效应的敏感性不断增加,因而设计容忍单粒子效应的加固电路日益重要.提出了一种新颖的针对单粒子效应的加固锁存器设计,可以有效地缓解单粒子效应对于电路芯片的影响.该锁存器基于DICE和C单元的混合结构,并采用了双模冗余设计.SPICE仿真结果证实了它具有良好的抗SEU/SET性能,软错误率比M.Fazeli等人提出的反馈冗余锁存器结构减少了44.9%.与经典的三模冗余结构比较,面积开销减少了28.6%,功耗开销降低了超过47%.     

三模冗余在ASIC设计中的实现方法

星载计算机系统处于空间辐照环境中,可能会受到单粒子翻转的影响而出错,三模冗余就是一种对单粒子翻转有效的容错技术。通过对三模冗余加固电路特点的分析,提出了在ASIC设计中实现三模冗余的2种方法。其一是通过Syno—psys的综合工具DesignCompiler对原设计进行综合,然后修改综合后的门级网表再次综合;其二是直接建立采用三模冗余加固的库单元。     

0.13μm抗辐射SOI CMOS标准单元库建库流程研究与实现

基于0.13μm部分耗尽绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)工艺线,开发了全套0.13μm抗辐射SOI CMOS工艺的标准单元库。针对深亚微米SOI器件的辐射效应,在电路设计和版图设计上进行了加固,达到了比较好的抗辐射效果。对SOI标准单元库的建库流程的各方面做了比较深入的介绍,通过Hspice仿真验证单元库中加固D触发器(DFF)抗单粒子效应的能力并对不同加固方式的性能开销进行了对比。利用已建立的0.13μm抗辐射SOI CMOS标准单元库设计了测试芯片以验证库的可靠性。     

TCAD结合SPICE的单粒子效应仿真方法

为解决传统集成电路抗单粒子加固设计中存在的不足,利用TCAD及SPICE软件,探索出一种单粒子效应仿真与电路抗辐射加固设计相结合的方法。该方法通过TCAD软件的器件建模、仿真单粒子效应对器件的影响,得出器件在单粒子辐射条件下的3个关键参数。利用SPICE软件将此参数转化为模拟单粒子效应的扰动源,进而指导电路抗单粒子效应的加固设计工作。通过对一款SRAM的加固设计及辐射试验对比,证明了该方法的正确性和有效性,同时也为以后单粒子效应设计加固提供了依据。     

一种抗辐射LVDS驱动电路IP设计

低压差分信号(Low Voltage Differential Signaling,LVDS)在航天通讯领域有着广泛的应用,为解决LVDS驱动器电路在宇宙辐射环境中的单粒子闩锁和总剂量问题,给出了低成本抗辐射解决方案,提出了一种改进结构的抗辐射加固技术,不仅解决了现有工艺下带隙基准电路的温漂问题,而且还可以利用设计的抗辐射单元库来满足抗辐射加固要求,简化了电路设计。基于0.18μm CMOS工艺模型库,利用Hspice进行仿真,该电路传输速率达到400 Mb/s,具有抗单粒子特性,满足航空航天领域对抗辐射LVDS驱动电路的使用要求。     

一种双节点翻转加固的RS触发器

随着IC集成度的不断提高,电路中单粒子引起的多节点翻转现象愈加频繁。为了解决该问题,提出了一种可对两个电压节点翻转完全免疫的RS触发器电路。基于双互锁存储单元结构,设计了一个冗余度为4的前置RS触发器。将不相邻的两个输出节点连接到一个改进型C单元电路中,屏蔽了错误电压,最终输出电压不受单粒子翻转的影响。该RS触发器采用0.25 μm 2P4M 商用标准CMOS工艺实现。对RS触发器中任意两个电路节点同时分别注入两个单粒子事件,进行了抗单粒子翻转的可靠性验证。Spectre仿真结果表明,该RS触发器能完全对两个单粒子事件免疫。与已发表的辐射加固触发器相比,该触发器采用的晶体管个数减少了20.8%,功耗降低了21.3%。     

设计和表征一个65nm抗辐射标准单元库

提出了一个基于商用65nm工艺在晶体管级设计抗辐射数字标准单元库的方法。因为当C单元的两个输入是不同的逻辑值时输出会进入高阻模式,并保持输出逻辑电平不变,而当输入端有相同的逻辑值时,C单元的功能就像一个反相器的特性。因此它有把因为辐射粒子引起的单粒子翻转（SEU）效应或单粒子传输（SET）效应所产生的毛刺滤除掉的能力。在这个标准单元库中包含了在晶体管级使用C单元设计了抗辐射的触发器,以便于芯片设计者可以使用这个库来设计具有更高抗辐射能力和减小面积、功耗和延迟的芯片。在最后为了能表征标准单元在硅片上的延迟特性,一个基于环形振荡器的芯片结构用来测量每个单元的延迟,以及验证抗辐射能力。延迟测量结果跟版图后仿真结果偏差在10％以内。     

基于SRL结构的抗辐射SRAM单元设计

在空间辐射环境中,单粒子翻转(SEU)效应严重影响了SRAM的可靠性,对航天设备的正常运行构成极大的威胁。提出了一种基于自恢复逻辑(SRL)结构的新型抗辐射SRAM单元,该单元的存储结构由3个Muller C单元和2个反相器构成,并采用读写线路分开设计。单粒子效应模拟实验结果表明,该单元不仅在静态存储状态下对SEU效应具有免疫能力,在读写过程中对SEU效应同样具有免疫能力。     

一种抗单粒子全加固D触发器的设计

采用当前成熟的两种抗单粒子翻转锁存器构成了主从D触发器,在D触发器加固设计中引入了时钟加固技术,对输出也采用了加固设计。仿真对比显示本设计的加固效果优于国内同类设计。     

用SOI技术提高CMOS SRAM的抗单粒子翻转能力

提高静态随机存储器（SRAM）的抗单粒子能力是当前电子元器件抗辐射加固领域的研究重点之一。体硅CMOS SRAM不作电路设计加固则难以达到较好抗单粒子能力,作电路设计加固则要在芯片面积和功耗方面做出很大牺牲。为了研究绝缘体上硅（SOI）基SRAM芯片的抗单粒子翻转能力,突破了SOI CMOS加固工艺和128kb SRAM电路设计等关键技术,研制成功国产128kb SOI SRAM芯片。对电路样品的抗单粒子摸底实验表明,其抗单粒子翻转线性传输能量阈值大于61．8MeV／（mg／cm^2）,优于未做加固设计的体硅CMOS SRAM。结论表明,基于SOI技术,仅需进行器件结构和存储单元的适当考虑,即可达到较好的抗单粒子翻转能力。     

一种基于SOI的抗单粒子效应锁相环设计

基于0.5μm SOI工艺,设计了一种具有抗单粒子效应的锁相环。重点对压控振荡器进行抗辐照加固,采用电流源放大器实现。与普通结构相比,提高了锁相环在辐照环境下的稳定性。该锁相环最高输出频率达到80MHz,动态电流为12.23mA,抗单粒子效应能力大于37 MeV·cm2/mg。