静电注入对55 nm MV/HV GGNMOS ESD性能的影响

静电防护问题是提升集成电路可靠性面临的主要挑战之一.基于55 nm HV CMOS工艺,研究了静电注入对中压(MV)和高压(HV) GGNMOS(Gate-Grounded NMOS)器件静电防护性能的影响.研究结果表明,对MV GGNMOS器件来说,静电注入能够在有效降低开启电压(Vt)、保持电压(Vh)的同时,减小...     

LDMOS-SCR ESD器件漂移区长度对器件性能的影响

采用软件仿真一系列的横向扩散金属氧化物半导体(Laterally diffused metal oxide semiconductor,LDMOS)可控硅(Silicon controlled rectifier,SCR)静电放电(Electrostatic discharge,ESD)保护器件,获取工作状态的I-V曲线。结果表明,随着漂移区间距缩小,单位面积的失效电流增大,器件的ESD保护水平提高,但器件的维持电压减小,器件的鲁棒性降低。仿真提取关键点的少数载流子浓度、电流密度、电压强度等电学特性,根据采样结果和理论分析,内部载流子输运能力增强,但导通电阻无明显变化是该现象的内在原因。采用0.5μm 5V/18V CDMOS(Complementary and double-diffusion MOS,互补型MOS和双扩散型MOS集成)工艺流片并测试器件,测试结果证实了仿真结论。为了提高器件的失效电流且不降低维持电压,利用忆阻器无源变阻的特性,提出了一种新型的LDMOS-SCR ESD保护器件(M-ESD器件),理论分析表明,该器件内部忆阻器与寄生晶体管组成的系统能够有效地协同工作,在不增大芯片面积和不降低维持电压的情况下,使器件的失效电流增加,提高器件保护水平。     

高压SOI工艺SCR ESD保护器件研究

针对ESD保护器件SCR的维持电压和触发电压难以调整的问题,设计了一种SCR版图形式,这种新型的SCR版图形式可以将维持电压和触发电压进行最优化的调整,同时不改变原有的高压工艺的特点。从而解决了在高压ESD保护领域,使用SCR做ESD保护器件容易引入闩锁效应的问题,是目前高压ESD保护领域较好的解决方案。     

基于GGNMOS的ESD建模与仿真技术研究

随着微电子加工工艺技术的发展,集成电路对静电越来越敏感。设计合理有效的静电放电(ESD)保护器件显得日趋重要。传统的"手动计算+流片验证"的设计方法费时耗力。该文基于栅极接地的NMOS(GGNMOS)器件,以Sentaurus为仿真平台,建立器件模型,根据ESD防护能力的需求,计算出GGNMOS的设计参数,设计出防护指标达到人体模型(HBM)4.5kV的管子。结果表明,该方法简单有效,能缩短设计周期,是防护器件设计的一种优秀方法。     

多指条形GG-NMOS结构ESD保护电路

对采用多指条形GGNMOS结构的ESD保护电路的工作原理进行分析,并对其进行ESD测试实验.理论分析了影响ESD性能的一些因素,提出一种栅耦合技术保护电路方案,并达到了设计要求.实验结果显示,其性能已达到人体放电模式(HBM)的2级标准(2 000～4 000 V).     

Gate Grounded NMOS器件的ESD性能分析

文章基于0.18μm CMOS工艺制程的1.8V NMOS器件,从工艺的角度并用TLP测试系统对栅极接地的NMOS(GGNMOS)ESD器件进行比较分析.介绍了SAB和ESD注入对GGNMOS的性能影响,影响GGNMOS ESD性能的瓶颈是均匀开启性.在GGNMOS版图等其他特征参数最优的前提下,采用SAB能改善其均匀...     

用于3.3 V电源的高维持电压ESD防护器件

为了解决传统LVTSCR易发生闩锁效应的问题,提出了一种增强型嵌入P浅阱可控硅(EEP_LVTSCR)结构。通过在传统LVTSCR中NMOS管漏极与阳极之间植入PSD/NSD有源区,引入了额外的复合作用,降低了发射极注入效率;通过NMOS管下方P浅阱增强基区的复合作用,同时降低了PNP、NPN管的电流增益,提高了维持电压。基于0.18 μm BCD工艺,采用TCAD软件模拟了新型EEP_LVTSCR和传统LVTSCR的电流电压(I-V)特性。仿真结果表明,新型EEP_LVTSCR的维持电压从传统的1.73 V提升到5.72 V。该EEP_LVTSCR适用于3.3 V电源的ESD防护。     

0．13μm GGNMOS管的ESD特性研究

当ESD事件发生时,栅极接地NMOS晶体管是很容易被静电所击穿的。NMOS器件的ESD保护机理主要是利用该晶体管的骤回特性。文章对NMOS管的骤回特性进行了详细研究,利用特殊设计的GGNMOS管实现ESD保护器件。文章基于0．13μm硅化物CMOS工艺,设计并制作了各种具有不同版图参数和不同版图布局的栅极接地NMOS晶体管,通过TLP测试获得了实验结果,并对结果进行了。分析比较,详细讨论了栅极接地NMOS晶体管器件的版图参数和版图布局对其骤回特性的影响。通过这些试验结果,设计者可以预先估计GGNMOS在大ESD电流情况下的行为特性。     

用于高压ESD防护的高维持电流SCR器件

静电释放(ESD)是指电荷在两个电势不等的物体之间转移的物理现象,它存在于人们日常工作生活的任意环节。随着集成电路特征尺寸不断减小、集成度不断增高,芯片对ESD也变得越来越敏感。为了用尽可能小的版图面积来实现ESD防护,利用晶闸管结构(SCR)来实现集成电路的ESD防护已成为当下的研究热点。但传统SCR的维持电压和维持电流都很低,若直接将其应用于电源ESD防护则会导致严重的闩锁效应(latch-up)。基于高维持电流设计窗口,提出一种可用于15 V电路的抗闩锁SCR器件,并通过混合仿真验证了该器件的有效性。     

GGNMOS叉指宽度与金属布线对ESD防护性能的影响

栅接地NMOS(GGNMOS)器件具有与CMOS工艺兼容的制造优势,广泛用于静电放电(ESD)保护。鉴于目前GGNMOS的叉指宽度、叉指数及金属布线方式等外部因素对ESD鲁棒性的影响研究较少,设计了不同的实验对此开展对比分析。首先,基于0.5μm Bipolar-CMOS-DMOS(BCD)工艺设计并制备了一系列GGNMOS待测器件;其次,通过传输线脉冲测试,分析了叉指宽度与叉指数对GGNMOS器件ESD失效电流(It2)的影响,结果表明,在固定总宽度下适当减小叉指宽度有利于提高It2;最后,比较了平行式与交错式两种金属布线方案对It2的影响,结果表明,平行式金属布线下GGNMOS器件的ESD鲁棒性更好。     

一种CMOS新型ESD保护电路设计

金属氧化物半导体(MOS)器件的缩放技术使集成电路芯片面临着严重的静电放电(ESD)威胁,而目前采用的ESD保护电路由于电流集边效应等原因,普遍存在着抗静电能力有限、占用较大芯片面积等问题。根据全芯片ESD防护机理,基于SMIC 0.18μm工艺设计并实现了一种新型ESD保护电路,其具有结构简单、占用芯片面积小、抗ESD能力强等特点。对电路的测试结果表明,相对于相同尺寸栅极接地结构ESD保护电路,新型ESD保护电路在降低35%芯片面积的同时,抗ESD击穿电压提升了32%,能够有效保护芯片内部电路免受ESD造成的损伤和降低ESD保护电路的成本。     

基于SCR结构的纳米工艺ESD防护器件研究

本文主要针对用于ESD防护的SCR结构进行了研究。通过对其ESD泄放能力和工作机理的研究,为纳米工艺下的IC设计提供ESD保护。本文的研究主要集中在两种常见的SCR上,低触发电压SCR(LVTSCR)与二极管辅助触发SCR(DTSCR)。本文也对以上两种SCR结构进行了改进,使得其能够在不同工作环境和相应电压域下达到相应的ESD防护等级。本文的测试与分析基于传输线脉冲测试仪(TLP)与TCAD仿真进行,通过对SCR中的正反馈工作机理的阐述,证明了SCR结构是一种新颖有效的ESD防护器件。     

ESD的防护策略

通过对现行的一些ESD防护方案的分析,发现了它们的缺陷：对电气应力与静电放电区分不清,系统未能有效地识别：提出了确立防护方案的基本条件：明确系统的防护等级,遵从各类标准的性能指标要求,实施ESD管理.并结合生产的实际情况,从防护等级的确立、数据的获取、装置的监控、防护措施的确定以及防护方案的实施,讨论了工业生产中的ESD防护;从包装材料的筛选、包装的检查、包装标注和测试,分析了ESD防护包装的具体实现;从工作面、工作间的测试和接地的有效搭接,研究了ESD的防护与控制策略.     

功率VDMOS器件ESD防护结构设计研究

随着半导体工艺的不断发展,器件的特征尺寸在不断缩小,栅氧化层也越来越薄,使得器件受到静电放电破坏的概率大大增加。为此,设计了一种用于保护功率器件栅氧化层的多晶硅背靠背齐纳二极管ESD防护结构。多晶硅背靠背齐纳二极管通过在栅氧化层上的多晶硅中不同区域进行不同掺杂实现。该结构与现有功率VDMOS制造工艺完全兼容,具有很强的鲁棒性。由于多晶硅与体硅分开,消除了衬底耦合噪声和寄生效应等,从而有效减小了漏电流。经流片测试验证,该ESD防护结构的HBM防护级别达8 kV以上。     

MOS器件的ESD失效

静电放电(ESD)对半导体器件,尤其是金属氧化物半导体(MOS)器件的影响日趋凸显,而相关的研究也是备受关注.综述了静电放电机理和3种常用的放电模型,遭受ESD应力后的MOS器件失效机理,MOS器件的两种失效模式;总结了ESD潜在性失效灵敏表征参量及检测方法;并提出了相应的静电防护措施.     

用于高压ESD保护的双向LDMOS_SCR结构

基于横向双扩散金属氧化物半导体(LDMOS)的可控硅结构(LDMOS_SCR)因其较强的单位面积电流处理能力和出色的高压特性,通常用于高压下的静电防护。通过将原本浮空的漏极N+分割为对称的P+、N+和P+结构,提出了一种基于LDMOS_SCR的双向防护器件。该器件具有低触发和高维持电压。通过降低形成在栅极区域底部的寄生双极晶体管的发射极注入效率,减少了SCR固有的正反馈增益。基于TCAD进行仿真,实验结果表明,与传统的LDMOS_DDSCR相比,新型器件的触发电压从69.6 V降到48.5 V,维持电压从14.9 V提高到17 V,证明了提出的结构与传统LDMOS_DDSCR器件相比具有出色的抗闩锁能力     

ESD对微波组件的危害及其防护

在微波组件的生产过程中,静电放电(ESD)是导致产品失效的主要原因之一。介绍了ESD损伤的失效类型,分析了ESD对微波组件造成的危害特点,阐述了在微波组件设计和生产中静电防护的重要性,以及所采取的ESD防护管理方法和ESD防护的具体技术措施。     

NMOS器件ESD特性模拟

NMOS管I-V曲线在ESD(electrostatic discharges)脉冲电流作用下呈现出反转特性,其维持电压VH、维持电流IH、触发电压VB、触发电流IB以及二次击穿电流等参数将会影响NMOS管器件的抗ESD能力。文章通过采用SILVACO软件,对1.0μm工艺不同沟长和工艺条件的NMOS管静电放电时的峰值电场、晶格温度以及VH进行了模拟和分析。模拟发现,在ESD触发时,增加ESD注入工艺将使结峰值场强增强,VH减小、VB减小,晶格温度降低;器件沟长和触发电压VB具有明显正相关特性,但对VH基本无影响。最后分析认为NMOS管ESD失效主要表现为高电流引起的热失效,而电场击穿引起的介质失效是次要的。     

安森美：TVS器件带来可靠的ESD防护

电子产品的快速发展对ESD（静电放电）防护提出了更高的要求。一方面，电子产品特性及功能不断增加，输入，输出端口随之增多，提升了ESD发生的可能性，另一方面，轻薄化的趋势不仅使IC尺寸不断减小，还使其ESD防护能力变弱。因此，电子产品需要更有效的ESD防护器件。     

一种防闩锁的多嵌入阱SCR ESD器件

针对高压BCD工艺使用SCR器件ESD保护时面临的高触发电压与低维持电压之间的矛盾,设计了一种多嵌入阱可控硅(MEWSCR)结构。相比于常规SCR结构,首先,通过移动阳极/阴极的N+/P+掺杂区引入辅助泄放器件,MEWSCR结构实现了二次触发,增加了维持电压;其次,通过在阳极P+区和阴极N+区下方分别嵌入N浅阱和P浅阱,增强非平衡载流子的SRH复合作用,降低SCR的再生反馈效应,提高了维持电流。基于0.18 μm BCD工艺,采用TCAD软件进行模拟。结果表明,新型MEWSCR器件的维持电压提升至23 V,维持电流提升1 A以上,满足ESD设计窗口要求。