基于ADF4217L锁相式本振

文中在简要叙述锁相环的基本原理的基础上,介绍基于ADF4217L的锁相式本振的硬件设计和实现,给出工程实践中设计低相噪锁相式频率源的几个原则.     

基于ADF4360-9的高稳定度频率合成器设计

根据锁相环的基本原理,介绍了一种基于专用锁相环芯片ADF4360-9的高稳定度低噪声频率合成器设计.给出了系统设计的硬件原理图和各个模块的设计要点.包括芯片的介绍和芯片的外围主要电路的设计.给出了专用锁相环芯片的专用开发工具所得出的仿真相噪图.从仿真图可以看出,基于专用锁相环芯片ADF4360-8的频率合成器就有低相位噪声的特点.因此可以广泛应用于对噪声敏感的电子设备中.     

ADF4350低相噪频率合成器在射频无线通信设备中的应用

现代射频和微波电子系统中要求频率源具有高频低相噪,且具有可靠性好、体积小、功耗低的特点。ADF4350频率合成器具有全集成、低相位噪声的优点,内置片上VCO（压控振荡器）与PLL（锁相环）,可以工作在极宽的连续频率范围内,广泛用于无线基础设备及测试设备,无线LAN,CATV和时钟发生器中。本文简要介绍了ADF4350的主要功能,详细给出了基于ADF4350用作直接变换调制器以及和ADuC812,ADSP-21xx的接口连接的设计方案。     

低相噪低杂散短波频率源的原理与设计

采用宽带锁相环芯片HMC830设计实现了应用于短波接收机的小型化、低成本、低相噪低杂散频率源。通过优化寄存器配置及工作模式实现了低相噪的频率源,并且在输出增加差分巴特沃兹滤波器降低杂散幅度,抑制共模干扰及偶次谐波,避免单端输出的寄生参数。短波频率源输出频率范围为30~120MHz,步进1kHz,相位噪声≤-120dBc(10kHz),杂散抑制度优于90dB,体积仅为5cm×4cm。     

低相位噪声参考信号发生器的设计

参考信号发生器是频率合成系统的重要组成部分,是实现低噪声频率合成的基础。本文介绍了产生低相位噪声参考信号常用的技术方法,重点讨论了如何基于锁相环频率合成法实现极低相位噪声参考发生器的设计。最后基于本文讨论的技术方法,设计出了一种具有极低相位噪声的参考信号发生器,并给出了实验结果。该参考信号发生器应用于某高纯微波信号源中,取得了很好的效果。     

基于DDS的C波段宽带小步进低相噪频率源的设计与实现

设计一款基于直接数字频率合成(DDS)驱动的C波段频率源,该频率源使用AD9912 DDS芯片产生低频参考,通过驱动锁相环产生C波段的频率输出。其中,DDS作为驱动可以保证频率综合器足够细小的分辨率,锁相环作为可变次数倍频器可完成对参考频率的频率倍增,从而在C波段范围下同时实现宽频带、小步进、低相位噪声与低杂散的指标要求。通过实验与测试,该频率源可以1k Hz为频率步进实现6.75~7.75GHz的频率输出范围,其相位噪声达到―95dBc/Hz@10kHz,杂散抑制度达到70dBc。即与典型的锁相环结构相比,在同样的频率步进与输出频率下,实现了宽频带,并获得了更好的杂散表现与相位噪声。     

新型数字扫频本振设计

文中讨论新型高精度数字扫频本振的设计方案,详细分析锁相环路中小数分频和数字扫频控制的实现方法.     

频率合成器设计

文中介绍KB8825芯片的性能及特点,并阐明利用该芯片设计UHF频段频率合成器的方法.该频率合成器具有较低的相位噪声、很高的频率稳定度,它在无绳电话、WLAN、对讲机等移动通信领域有广泛的应用.     

锁相环相位噪声的研究与仿真

锁相环在数字电路中一个重要的应用就是作为频率合成器产生高性能的时钟。本文介绍了锁相环的工作原理,重点研究了锁相环输出时钟的相位噪声的影响因素。通过对其线性环路模型进行频域分析,运用反馈控制理论,讨论了环路内各器件的噪声对其输出信号相位噪声的影响。得到了锁相环能良好改善环路带内噪声的分析结果,并且利用ADS搭建仿真电路,验证分析结果,为今后高性能频率合成器的设计和应用提供参考依据。     

本振相位噪声对解调损失影响的评估方法研究

针对频率源的相位噪声随着频偏变化难以准确取值以致无法实现其对解调损失的影响进行评估的问题,提出了采用相位噪声等效面积法替代单点取值的方法。通过对相位噪声曲线分段计算面积再积分的方式计算相位噪声总功率,并以面积等效计算平均相位噪声功率。以计算的平均相位噪声功率为输入,在MATLAB中仿真PCM/BPSK调制解调过程受相位噪声的影响,并与相同条件下实际设备上的测试结果进行对比,两者在相同误码率水平下的E_(b)/N_(0)相差在0.7 dB范围内,扣除高斯白噪声下的解调损失后最大相差0.3 dB。对比试验表明,该方法可用于实际测试。     

基于PLL频率合成器锁相环的降噪技术

随着无线通信技术的发展以及测试仪器小型化的需要,基于PLL频率合成器锁相环的应用也越来越广泛,这就提出了一个如何在此类锁相环中获得低相位噪声信号的问题。本文简要介绍了PLL频率合成器的基本概念、锁相环的噪声源以及基于频率合成器锁相环相位噪声的估算,在此基础上结合理论推导和工程经验提出了改善相位噪声指标的几种技术措施,包括提高鉴相灵敏度和鉴相频率、优化环路滤波器、改善电源滤波等多种手段。实践证明方法可行有效,获得的环路输出信号不但相位噪声指标满足设计要求,而且杂散信号较少且幅度很低,也为其他该类锁相环的设计和调试提供了有益的参考。     

A low jitter sub-sampling phase-locked loop with sampling thermal noise cancellation technique

The traditional sub-sampling phase-locked loop faces the tradeoffs between phase noise and spur, in that low in-band phase noise requires large sampling capacitor size but at the sacrifice of spur performance. This paper presents a sub-sampling PLL aimed at minimizing in-band phase noise via sampling thermal noise cancellation technique. It enables the substantial reduction of in-band phase noise while reducing the sampling capacitor size. In addition, due to the reduction of the sampling capacitance, the reference spur performance of the PLL is improved, and the power consumption of the isolation buffer is reduced. Implemented in a 65 nm CMOS process, the in-band phase noise at 200 kHz offset is −133.4 dBc/Hz at 2.2 GHz and integrated jitter is 80 fs_rms. The reference spur is −67 dBc. It consumes 5.5 mA from 1.2 V supply and occupies 0.72 mm².     

宽带低相噪分立VCO的设计

压控振荡器(VCO)在通信、雷达、测试仪器等领域中的应用非常广泛,但宽带调谐、低相噪一直是VcO设计的瓶颈.通过对负阻原理的分析,根据三极管的等效电路参数采用准线性法对最佳谐振元件进行了估算,从而提高了对VCO设计的准确性和时效性.由变容二极管对和PC电感组成的并联谐振网络,实现了宽带调谐、低相噪,并对三次谐波分量有所...     

1 kHz步进低噪声YIG调谐微波频率综合器

低噪声微波频率综合器在现代电子系统和高性能测试系统中起着非常重要的作用,其实现方式通常以压控振荡器(VCO)和YIG调谐振荡器锁相频率合成为主。基于4~9 GHz YIG调谐振荡器,通过VCO合成小步进可变参考,使锁相环路在不降低鉴相频率的前提下,设计了完成高分辨率、低杂散的宽带低噪声YIG频率综合器。技术验证样品测试结果表明,在4~9 GHz工作带宽内频率步进为1 k Hz,相位噪声优于-95d Bc@10 k Hz,-115 d Bc@100 k Hz,其软硬件设计支持连续扫频和合成扫频功能,工作性能稳定可靠,可满足工程中本振和信号源应用需求。     

基于频率采样法的线性相位滤波器设计及Matlab仿真

根据第1个频率采样点的不同有2种频率采样法来设计线形相位有限脉冲响应(FIR)滤波器,分别对应2种传输函数。传统的频率采样法设计线性相位滤波器时要考虑采样点的相位特性。通过研究傅里叶变换性质,对其步骤进行了改进,可以不考虑采样点的相位特性,通过对频率采样点向量H(k)乘以移位因子来直接进行滤波器的设计,算法简单易行。用Matlab进行仿真,结果表明该方法可按要求实现4种线性相位FIR滤波器。