一种采用半速率时钟的1.25Gbit/s串行数据接收器的设计

介绍了一种用于接收1.25Gbit/s不归零随机数据的吉比特以太网接收器的设计。该电路采用半速率时钟结构,目的是为了以较低的功耗和简单的结构适应高速数据流。本文介绍了电路的主要组成部分和工作原理,突出了关键模块的设计。电路采用1.8V 0.18祄 1P6M CMOS工艺,经SpectreS仿真验证以及流片测试,主要功能已经实现。     

网络设备时钟同步系统设计与实现

网络中的计算机时钟同步的文章较多,但设备时钟的同步却很少.本文针对这一问题,结合实际系统中,设备时钟表现形式、访问接口各不相同等复杂问题,找到一种统一的解决方案.首次对本身无时钟设备提出虚时钟概念,针对要求相对时间同步设备提出延时时钟概念,并提出离线设备时钟同步和物理隔断网络的时钟同步等常见问题的解决方法.     

强噪声数据中同步时钟的恢复

介绍了一种利用数字锁相环(DPLL),采用鉴频、鉴相相结合的方法,并对特殊情况作一定处理,可以从受强噪声污染的数据中恢复出同步时钟,从而正确地接收数据.该方法降低了系统对收发端主时钟频率精度和稳定度的要求,可以允许其缓慢漂移±30%以上,允许采用Manchester编码后的数据相位在传输中抖动达±35%以上,提高了对噪声的处理能力;另外,该方法的处理过程是全数字的,便于集成,也可很方便地移植到其它应用中去.     

AoIP时钟同步研究与应用

本文首先简要的介绍了数字音频信号实现时钟同步的方法,并引出了时钟同步对通过网络上实时传输的音频信号的重要性。其次,介绍了网络上常用的两种时钟同步技术,并说明了为什么需求采用PTP来实现AoIP的时钟同步,以及以AES67为例说明在AoIP中实现时钟同步的特殊设置。再次,介绍了AoIP时钟同步的几种应用场景。最后,提出了对AoIP时钟同步的总结和展望。AoIP的发展情况,并据此引出发现服务的重要性。其次介绍了AoIP技术中几种常见的发现协议,并对这些协议的原理进行了分析。再次对发现服务中的关键技术SAP、mDNS和DNS-SD进行探讨,并以AES70发现服务的实现为列说明了发现服务的基本原理。最后提出了对发现服务的总结和展望。     

网同步与时钟管理系统

介绍了时钟的同步方式及工作模式，对双轨时钟振荡源设备及其工作原理也做了简要介绍。     

时钟与时间同步系统及其前景探讨

本文讨论了时钟同步系统与时间同步系统的异同点,详细地研讨了硬件同步时钟与软件同步时钟。最后本文讨论了它们的发展前景-IP软时钟。     

同步电路设计中CLOCK SKEW 的分析

Clock skew是数字集成电路设计中一个重要的因素。本文比较了在同步电路设计中0clock skew和非0clock skew时钟分布对电路性能的影响，分析了通过调整时钟树中CLOCK SKEW来改善电路性能的方法，从而说明非0clock skew时钟分布是如何提高同步电路运行的最大时钟频率的。     

网同步与时钟管理系统

介绍了时钟的同步方式及工作模式，对双轨时钟振荡源设备及其工作原理也做了简要介绍。     

1.25Gbps串并并串转换接收器的低抖动设计

对1.25Gbps应用于千兆以太网的低抖动串并并串转换接收器进行了设计,应用了带有频率辅助的双环时钟数据恢复电路,FLL扩大了时钟数据恢复电路的捕捉范围。基于三态结构的鉴频鉴相从1.25Gbps非归零数据流中提取时钟信息,驱动一个三级的电流注入环形振荡器产生1.25GHz的低抖动时钟。从低抖动考虑引入了均衡器。该串并并串转换接收器采用TSMC0.35μm2P3M3.3V/5V混合信号CMOS技术工艺。测试结果表明了输出并行数据有较好的低抖动性能:1σ随机抖动(RJ)为7.3ps,全部抖动(TJ)为58mUI。     

基于EWB的数字钟设计与实现

Electronics Workbench(EWB)EDA软件是目前各种电路仿真软件中最理想的一种软件,该软件具有完整的混合模拟与数字信号模拟的功能。介绍了一种基于EWB软件设计电子钟的方法,系统由石英晶体振荡器、分频器、计数器、译码电路、LED显示电路、校时电路、整点报时电路组成。     

一种全数字时钟数据恢复电路的设计与实现

时钟数据恢复(CDR)电路是数据传输系统的重要组成部分.对于突发的数据传输,传统的锁相环法很难达到其快速同步的要求.对此,文中提出一种改进型超前滞后锁相环法的全数字时钟恢复算法,与同类电路比较,具有数据码率捕获范围宽、辅获时间短的优点.文中还介绍了用FPGA来完成该电路设计.理论分析、仿真和实际测试表明,对非归零码,该电路的码率捕获范围5-20 MHz,20 MHz码率时相位抖动容限为2 ns.     

一种新型的高速时钟数据恢复电路的设计和验证

针对高速(Gbit/s)串行数据通信应用,提出了一种混合结构的高速时钟数据恢复电路。该电路结构结合鉴频器和半速率二进制鉴相器,实现了频率锁定环路和相位恢复环路的同时工作。和传统的双环路结构相比,在功耗和面积可比拟的前提下,该结构系统的复杂度低、响应速度快。电路采用1.8 V,0.18μm CMOS工艺流片验证,测试结果显示在2 Gbit/s伪随机数序列输入情况下,电路能正确恢复出时钟和数据。芯片面积约0.5 mm~2,时钟数据恢复部分功耗为53.6 mW,输出驱动电路功耗约64.5 mW,恢复出的时钟抖动峰峰值为45 ps,均方根抖动为9.636 ps。     

高速串行数据接收器专用集成电路的可测性设计

本文为了解决高速串行数据接收器专用集成电路的测试难题．提出了针对该高速工作的集成电路的测试方案．并设计了可行的测试电路．通过添加测试引脚、设计专用测试模式．内建自测试等方法有效的群决了该芯片电路的功能测试和电气性能测试．     

2.5Gbps/ch两通道并行时钟数据恢复电路

采用TSMC公司标准的0.18μm CMOS工艺,结合锁相环和延迟锁相环技术,设计并制作了一个全集成的2.5Gbps/ch并行时钟数据恢复电路.与传统并行数据恢复电路相比,该电路不需要本地参考时钟,并且恢复出的并行数据是位同步的.输入2路并行的231-1 PRBS数据,恢复出的2.5GHz时钟的均方抖动值为2.6ps,恢复出的两路2.5Gb/s数据的均方抖动值分别为3.3ps和3.4ps.     

时钟偏斜补偿电路设计与实现

时钟系统的稳定性直接决定了在不同操作环境下时钟偏斜值的大小,并影响芯片的可靠性,因此讨论了时钟偏斜补偿电路的设计与实现技术,为提高时钟系统的稳定性并提高在不同操作条件下的可靠性,从电路设计、版图实现的角度采取了有效措施,有效提高了芯片的可靠性。     

一种多通道时钟分频和触发延迟电路的设计

在EAST分布式中央定时同步系统中,时钟分频和触发延迟电路是分布式节点的核心。为了完成对基准时钟信号进行多路任意整数倍的等占空比的分频,并对输入的触发脉冲进行多路任意时间的延迟输出,本设计中采用VHDL语言进行编程,实现了多路时钟分频信号的输出和多路延迟输出,特别是提高了奇数分频和触发延迟的时间精度,最后在QuartusⅡ9.0软件上对设计的波形进行分析,验证了该设计的可行性。     

Design and Performance of 155 Mbps Clock/Data Recovery Circuits on Heavy Loaded PLDs

This paper discusses the design and performance of all-digital clock and data recovery mechanisms integrated in low-cost PLDs. Two designs have been explored and analyzed, using data sampling systems with phase detection and decision logic to select either the most appropriate sample as the recovered data or the most appropriate phase as the recovered clock. These mechanisms have been implemented in low cost PLDs from two major manufacturers. These PLDs have been further heavily loaded with typical communications functions, and the performance of the clock/data recovery circuits has been analyzed. The results show that different architectures behave differently, and that internal noise can significantly impair the performance of the circuit for high operating frequencies. This poses large difficulties to the re-usage of these blocks as generic virtual components. Nevertheless their overall performance typically exceeds regular telecommunications requirements.Rui L. Aguiar concluded his Licenciatura, M.Sc. and his PhD at the University of Aveiro, Portugal, in the years of 1990, 1995 and 2001 respectively. He is currently a professor at the Universidade de Aveiro and a researcher at Instituto de Telecomunicações. He has published over 100 papers in national and international Journals and conferences in electronics and telecommunications systems and networks. He has been involved in several national and European projects and has been active in the technical committee of several conferences. His current main interests lie in communication circuits and systems, focusing especially in high complexity and strict timings problems.Mónica Figueiredo received the Licenciatura degree in Electrical Engineering from University of Coimbra, Portugal, and the M.Sc. degree in Electronics and Telecommunications Engineering from University of Aveiro, Portugal, in 1999 and 2003, respectively. Since 1999, she is an Assistant Lecturer in the Department of Electrical Engineering, Instituto Politécnico de Leiria, Portugal and a researcher at Instituto de Telecomunicações. Her research interests include PLL, DLL and synchronization systems.     

高质量七倍分频电路的设计与实现

提出一种可实现占空比为50%的7倍时钟分频电路的高可靠性设计方案,并分别给出由分立元件组构和由Verilog HDL语言描述的2种实现方法。与已有方案相比,该设计不仅可以节省器件资源,而且完全避免了冒险现象对于分频时钟波形造成的影响。在Quartus环境下,分别对门级设计和基于Verilog HDL语言的行为级描述进行仿真验证,结果显示该方案合理可行。     

低抖动时钟产生电路设计

相位噪声和抖动是考量周期信号性能最常用的2个指标。介绍了相位噪声和抖动的概念,详细分析了两者之间的联系,设计了一个低抖动的标频时钟模块,测试结果表明均方根（RMS）周期抖动≤250 fs。