利用P型场环调节表面电场的积累层LDMOS

提出了一种在N型外延层中带有P型场环的积累层LDMOS。当器件耐压时,N型漂移区中浮空P型场环能调节漂移区的电场分布,以提高器件的耐压。当器件正向导通时,漂移区上方介质层的多晶硅二极管会在漂移区表面形成一层电子积累层,大幅提高器件的导电能力,从而降低器件的比导通电阻。数值仿真结果表明,该LDMOS的比导通电阻从传统结构的371 mΩ·cm²降低到60.9 mΩ·cm²。相比于没有场环的传统结构,该LDMOS的耐压从660 V提高到765 V。     

一种基于扩展栅的改进的双通道OPTVLD p-LDMOS

提出了一种具有超低比导通电阻的新型优化横向变掺杂双通道p-LDMOS。与传统结构相比,该结构在器件表面增加了一个自驱动的扩展栅。该扩展栅不仅显著提高了导通时空穴的导电能力,还改善了阻断时器件表面的电场分布。因此,新结构的击穿电压(VB)与比导通电阻(Ron,sp)之间的折中关系得到显著改善。仿真结果显示,击穿电压为328 V的新结构的Ron,sp为75 mΩ·cm²,仅为同条件下传统结构的48.8%,并且可与同工艺下制作的323 V n-LDMOS的Ron,sp (84 mΩ·cm²)相媲美。这为智能功率集成电路提供了更多更好的选择。     

α-IGZO薄膜场效应晶体管的光敏特性

通过掩膜板制备源漏电极 的方法,以非晶铟-镓-锌氧化物(α-IGZO)为有源层,制备了结构为ITO/SiO₂(400nm)/α-IGZO(50nm)/Al 的底栅顶接触型(BGTC)光敏薄膜场效应晶体管(TFT) 并研究了其光敏特性。实验发现,在蒸镀Al电极作为源极和漏极,再在 空气中及350℃的温度下退火1h后,器件的阈值电压Vt h为15.0V,在栅源偏压VGS=30V时其有效场效应迁移率 为0.57cm²/Vs,表现出良好的晶体管特性。当用强度为8.1mW/cm²的白光照射时,器件表现出明显 的光敏特 性,其Vth下降为－15.0V,在源漏电压VDS=20V且VGS=30V时其有 效场效应迁移率上升为1.34cm²/Vs, 在VGS=2.5V时其“明/暗”电流比达到一极大值,响应 率达到1.11A/W,并具有良好的时间响应特性。     

U型高K介质膜槽栅垂直场板LDMOS

近年来,随着汽车电子和电源驱动的发展,集成度较高的LDMOS作为热门功率器件受到了关注,如何提高其击穿电压与降低其比导通电阻成为提高器件性能的关键。基于SOI LDMOS技术,文章提出了在被4 μm的高K介质膜包围的SiO₂沟槽中引入垂直场板的新型结构。与传统沟槽LDMOS相比,垂直场板和高K介质膜充分地将电势线引导至沟槽中,提高了击穿电压。此外垂直场板与高K介质和漂移区形成的MIS金属-绝缘层-半导体电容结构能增加漂移区表面的电荷量,降低比导通电阻。通过二维仿真软件,在7.5 μm深的沟槽中引入宽0.3 μm、深6.8 μm的垂直场板,实现了具有300 V的击穿电压和4.26 mΩ·cm²的比导通电阻,以及21.14 MW·cm-2的Baliga品质因数的LDMOS器件。     

生长条件对InGaN/GaN多量子阱表面v型缺陷的影响

我们研究了生长温度、TMIn/TEGa和Ⅴ/Ⅲ比对 InGaN/GaN多量子阱表面v型缺陷的影响。当TMIn的流量从180sccm增加到200sccm,v型缺陷的密度也从2.7210¹⁸/cm² 增加到了5.2410¹⁸ /cm², v型缺陷的深度和宽度也随着TMIn流量的增加而增加。当生长温度从748℃增加到758℃, v型缺陷的密度分别是2.0510⁸/cm², 2.7210⁸/cm² 和 4.2310⁸/cm²,V型缺陷的密度随着生长温度的增加而增加。当NH3的流量从5000sccm增加到8000sccm, v型缺陷的密度分别为 6.3410¹⁸/cm², 2.7210¹⁸/cm², 4.1310¹⁸/cm²。我们在753℃, TMIn 流量为180sccm, NH3 流量为6600sccm时,得到了晶体质量最好的InGaN/GaN 多量子阱,表面平整,v型缺陷的密度也比较少。V型缺陷的深度从10nm到30nm,宽度从100nm到200nm,为了抑制v型缺陷对GaN基LEDs反向电流(IR)和静电放电 (ESD) 的影响,我们需要生长更厚的p-GaN来填充这些v型缺陷。     

两级非平衡超结SOILDMOS高压器件

针对SOI功率集成电路,提出一种具有两级非平衡超结的SOI LDMOS高压器件。新结构通过调节超结的掺杂浓度,在漂移区形成两级超结结构。在器件反向耐压时,源端的超结n区被快速耗尽,过剩的p型电荷可以降低源端的峰值电场,同时提高漂移区中部的电场;而漏端的超结p区被快速耗尽,过剩的n区与n型外延层共同提供补偿电荷,这种阶梯分布的电荷补偿进一步优化了横向电场分布。这种两级非平衡超结结构缓解了横向超结器件中的衬底辅助耗尽效应,可提高器件的耐压。三维器件仿真结果表明,在漂移区长度为15μm时,该器件的耐压达到300V,较常规的超结器件和具有缓冲层的超结器件分别提高122%和23%。     

两级非平衡超结SOI LDMOS高压器件

针对SOI功率集成电路,提出一种具有两级非平衡超结的SOI LDMOS高压器件。新结构通过调节超结的掺杂浓度,在漂移区形成两级超结结构。在器件反向耐压时,源端的超结n区被快速耗尽,过剩的p型电荷可以降低源端的峰值电场,同时提高漂移区中部的电场;而漏端的超结p区被快速耗尽,过剩的n区与n型外延层共同提供补偿电荷,这种阶梯分布的电荷补偿进一步优化了横向电场分布。这种两级非平衡超结结构缓解了横向超结器件中的衬底辅助耗尽效应,可提高器件的耐压。三维器件仿真结果表明,在漂移区长度为15 μm时,该器件的耐压达到300 V,较常规的超结器件和具有缓冲层的超结器件分别提高122%和23%。     

Hf0.5Zr0.5O2基铁电电容器的特性研究

利用原子层淀积工艺制备了9 nm厚的铪锆氧(Hf0.5Zr0.5O₂)铁电薄膜。通过淀积TiN顶/底电极形成Hf0.5Zr0.5O₂铁电电容,研究退火工艺和机械夹持工艺对铁电电容性能的影响。实验结果表明,极化强度-电压曲线为电滞回线形,双倍剩余极化强度达31.7 μC/cm²,矫顽电压约为1.6 V,电学性能明显提高。在150 ℃高温下,Hf0.5Zr0.5O₂基铁电电容器的电学性能仍然良好,证明了退火工艺和机械夹持工艺对电学性能的优化作用。     

一种带埋层的超低比导通电阻槽型LDMOS

提出了一种带n型浮空埋层的超低比导通电阻的变k槽型LDMOS(TLDMOS)。新结构在漂移区内引入变介电常数(VK)的深槽结构和自驱动的U型p区,不仅可提高漂移区的掺杂浓度,还可优化体内电场分布。衬底中引入的n埋层在器件阻断时进一步调制漂移区的电场分布。同时,额外p衬底/n埋层结的引入提高了LDMOS的纵向耐压。导通时,由于集成低压电源施加于U型p区,在其周围产生的电子积累层使器件在不增加栅电荷的情况下显著降低了比导通电阻(Ron,sp)。仿真结果表明,与传统TLDMOS相比,在相同元胞尺寸下,新结构的击穿电压提高了59.3%,Ron,sp降低了86.3%。     

埋层深度对Triple-RESURF LDMOS纵向电场和击穿电压的影响

研究了P埋层深度对体硅 Triple-RESURF LDMOS纵向电场和击穿电压的影响。分析表明,当P型埋层靠近器件表面时,纵向电场平均值较小,击穿电压较低;当P型埋层靠近衬底时,优化漂移区浓度较低,器件比导通电阻较大;当P型埋层位于漂移区中部时,器件的BV2/Rs,on设计优值最大。指出了P型埋层在漂移区不同区域时击穿点的位置,以及对应的漂移区浓度取值范围,为横向高压Triple-RESURF LDMOS的设计提供了参考。