一种基于AHB总线的DESIP核设计

设计了一款带有通用AHB总线从机接口的DES IP核,能在500MHz频率的总线下很好地工作,DES模式下加、解密转换速率可达到1.6Gb/s,3DES模式下加、解密转换速率可达到615Mb/s.用VCS软件仿真并用DC软件综合后结果均符合设计要求.     

基于AMBA总线的3DES算法IP核的设计与实现

基于AMBA2.0总线,设计并实现了一种使用3DES加密算法的IP核。该设计通过了行为级功能仿真和综合后的时序仿真,成功运用于一款32位浮点DSP芯片中,并且用TSMC 65 nm CMOS工艺实现。目前该IP核已经投入使用,在500 MHz的工作频率下,3DES加/解密速率达到615 Mbps,可以满足大部份系统数据处理的需求。     

一种基于AHB总线的存储控制器设计

介绍一种能兼容高速总线AHB的存储控制器结构,其充分利用AMBA2.0协议对高速总线通信方式的规定,实现了对外部RAM和ROM的高效访问控制。该控制器结构在完成总线端和存储端时序转换的基础上,对系统访问中的获取指令、写操作及原子操作进行了优化设计,提高了此类操作的访问效率。此外,本设计采用异步时钟域的设计方法,降低了控制器在空闲状态下的动态功耗。该IP采用硬件描述语言设计,核心部件采用有限状态机实现,最终形成可复用的IP软核。     

3DES IP的小面积实现

论文介绍了3DES算法的流程,并给出了三种硬件的实现方式。在三种实现方式中,详细描述了一种小面积的硬件实现方法,并基于Xilinx的FPGA实现。小面积实现方法占用资源小,适合于低端加密运用。     

基于SoC平台的AHB总线系统研究

针对SoC设计中的IP核复用问题提出了一种基于平台的解决办法。传统方法是将特定功能模块的非标准接口标准化为AHB主/从设备接口,但是这种方法设计效率较低,不便将模块有效地嵌入SoC平台。新的方法是基于ARMSoC通用平台设计寄存器总线标准接口,这种设计使整个系统的结构清晰,设计好的寄存器总线接口可增强系统的通用性,增强了系统中功能模块的可移植性。     

AMBA 2.0总线IP核的设计与实现

文章采用Top—Down的方法设计了AMBA2．0总线IP核，它包括AHB和APB两个子IP核。所有AMBA结构模块均实现了RTL级建模，对其中较复杂的仲裁器和AHB／APB桥模块给出了详细的描述。该IP完成了FPGA的验证，最高频率为53．6MHz。在ASIC0．18μm标准单元库下对该IP进行综合与优化，最高频率可以达到150MHz。     

DES算法IP核通信机制的设计

通过分析数据加密标准(DES)的算法结构,给出了算法IP核通信机制的设计方案.通过对其通信机制分析设计,提高了通信双方传输有效数据的速度,最后对其进行时序分析并给出了它的性能参数.     

基于Interconnect Matrix结构的多层AHB总线设计与实现

为了解决AHB片上总线有限带宽的问题,文中在其基础上,介绍了一种交叉互连矩阵结构的多层AHB总线,并从各子模块设计、以及各子模块之间的相互通信描述了多层AHB总线设计及其实现。最后对其进行系统级仿真,此总线结构极大地提高了片上系统传输带宽。     

基于AHB总线的DMA控制器的实现与应用

通过对AMBA2．0总线结构的介绍以及AHB总线的分析,结合在第三代移动通信终端基带芯片的开发和设计的实际应用,给出了在AHB总线上设计实现DMA控制器的一种方法,并用硬件描述语言（Verilog HDL）实现对DMA控制器的设计,同时用仿真工具进行了仿真分析,并通过可编程逻辑器件（FPGA）完成对设计的验证,形成完整可复用的IP软核,最后该设计成功应用于第三代移动通信终端基带芯片。     

AHB总线在密码SoC中的设计与应用

为了提高密码SoC的接口的规范性能和系统的整体性能,提出了一个基于AMBA总线规范高性能总线AHB的多密码算法IP核的集成方案。首先对AHB高性能总线进行了FPGA实现,并在此基础上实现了多个密码算法IP核与AHB总线的挂接,完成了基于AHB总线的片上系统集成。最后对AHB总线和密码算法集成进行了仿真和FPGA测试,并验证了实现的正确性。     

基于ARM核的嵌入式CPU内AHB接口的实现

本文分析了基于芯核的嵌入式CPU设计的特点，提出了设计基于ARM核的嵌入式CPU内AHB接口存在的空洞问题。结合体系的设计，给出了通过改进AHB总线解决这些空洞的方法。最后讨论了嵌入式CPU在硬件上对AHB接口的实现。     

一种基于AHB总线的Nor Flash控制器设计

基于AHB总线接口,设计了一种Nor Flash控制器,与传统Nor Flash控制器相比,本设计适用于对Nor Flash快速读取,支持代码保护机制和ECC容错,满足高速率读取,高可靠性要求。首先介绍了控制器的整体架构,然后描述各子模块的实现方式,同时搭建仿真平台,使用simvision仿真套件,基于Cortex m0内核和PF64AK32E型Nor Flash行为级模型实现软硬件协同仿真。仿真结果满足时序要求,快速读取模式将读取速率提升25%。     

基于Avalon总线的图像处理IP核的设计

IP核是SoPC系统的重要组成部分,针对如何高速、有效地实时处理图像的问题,提出了一种基于Avalon总线的图像处理IP核的设计方法。根据最新的数字视频国际编码标准和颜色空间理论,用VerilogHDL硬件描述语言完成IP核的功能实现．IP核被设计为Avalon总线从端口,通过Avalon总线与NiosII处理器进行通信。IP核通过SignalTapII在线验证,可修改其参数使之满足不同系统的需求。该方法具有良好的通用性,提高了系统的兼容性,能帮助其他用户明显缩短实时图像处理系统项目的研发周期、降低工作强度。     

基于FPGA的3DES加密系统的设计与实现

针对网络通信安全问题,分析了3DES加密算法的原理,描述了该算法FPGA设计的高速实现,各个模块均用硬件描述语言（VHDL）实现。系统最终在XilinxISE10．1开发工具下进行编译、仿真验证及逻辑综合,完成了对数据的加解密运算。仿真结果表明,该系统可广泛应用于网络安全产品及其电子安全设备中。     

A fast pipelined multi-mode DES architecture operating in IP representation

The Data Encryption Standard (DES) is a cipher that is still used in a broad range of applications, from smartcards, where it is often implemented as a tamper-resistant embedded co-processor, to PCs, where it is implemented in software (for instance, to compute crypt(3) on UNIX platforms). To the authors’ knowledge, implementations of DES published so far are based on the straightforward application of the NIST standard. This article describes an innovative architecture that features a speed increase for both hardware and software implementations, compared to the state of the art. For example, the proposed architecture, at constant size, is about twice as fast as the state of the art for 3DES-CBC. The first contribution of this article is an hardware architecture that minimizes the computation time overhead caused by key and message loading. The second contribution is an optimal chaining of computations, typically required when “operation modes” are used. The optimization is made possible by a novel computation paradigm, called “IP representation”.