90nm CMOS工艺低功耗20GHz比较器设计

A low power 20 GHz CMOS dynamic latched regeneration comparator for ultra-high-speed, low-power analog-to-digital converters （ADCs） is proposed. The time constant in both the tracking and regeneration phases of the latch are analyzed based on the small signal model. A dynamic source-common logic （SCL） topology is adopted in the master-slave latch to increase the tracking and regeneration speeds. Implemented in 90 nm CMOS technology, this comparator only occupies a die area of 65 × 150 μm^2 with a power dissipation of 14 mW from a 1.2 V power supply. The measurement results show that the comparator can work up to 20 GHz. Operating with an input frequency of 1 GHz, the circuit can oversample up to 20 Giga-sampling-per-second （GSps） with 5 bits resolution; while operating at Nyquist, the comparator can sample up to 20 GSps with 4 bits resolution. The comparator has been successfully used in a 20 GSps flash ADC and the circuit can be also used in other high speed applications.     

凌讯科技90nm芯片采用Cadence低功耗解决方案

Cadence宣布,凌讯科技（Legend Silicon）利用Cadence的低功耗解决方案,已成功完成一款数百万门级90纳米DTV芯片设计,并获投片一次成功。凌讯选择Cadence作为其65纳米及45纳米设计的首选EDA供应商,还将采用整套Cadence Low-Power Solution。     

采用90nm工艺的低成本FPGA

FullFlex系列双端口互连器件可提供36Gb／s的最大吞吐量，最大工作速度为250MHz，具有72位总线宽度，能够与64位处理器进行互操作，而且还包括36位和18位器件。新型FullFlex产品提供了高达36Mb的密度，支持双倍数据速率（DDR），能够在保持现有引脚数目不变的情况下实现系统吞吐量的倍增。     

90nm CMOS工艺SRAM的优化及应用

提出了一种优化的SRAM,它的功耗较低而且能够自我修复.为了提高每个晶圆上的SRAM成品率,给SRAM增加冗余逻辑和E-FUSE box从而构成SR SRAM.为了降低功耗,将电源开启/关闭状态及隔离逻辑引入SR SRAM从而构成LPSR SRAM.将优化的LPSR SRAM64K×32应用到SoC中,并对LPSR SRAM64K×32的测试方法进行了讨论.该SoC经90nm CMOS工艺成功流片,芯片面积为5.6mm×5.6mm,功耗为1997mW.测试结果表明:LPSR SRAM64K×32功耗降低了17.301%,每个晶圆上的LPSRSRAM64K×32成晶率提高了13.255%.     

基于90 nm CMOS工艺的37 GHz分频器

对高速分频器的注入锁定特性进行了研究,并实现了一个基于电流模逻辑的分频器。该分频器采用了电感峰值技术,分频范围可达25~37.3 GHz,电源电压为1.2 V,功耗为24 mW。芯片采用TSMC 90 nm CMOS工艺设计制造,并给出了测试结果。     

飞利浦采用65nm低功耗CMOS工艺实现一次成功的消费产品SoC

飞利浦宣布已实现一次成功的65nmSoC,可以满足3G手机和液晶电视在内的下一代移动多媒体和家庭娱乐产品对复杂设计的需求。新芯片是面向消费产品、65nm低功耗CMOS工艺的S o C,采用具有I E M(智能能量管理)技术的ARM1176JZF-S处理器、512K字节高速低功耗可擦写存储器(scratch-pad     

90nm CMOS工艺SRAM的优化及应用

提出了一种优化的SRAM,它的功耗较低而且能够自我修复.为了提高每个晶圆上的SRAM成品率,给SRAM增加冗余逻辑和E-FUSE box从而构成SR SRAM.为了降低功耗,将电源开启/关闭状态及隔离逻辑引入SR SRAM从而构成LPSR SRAM.将优化的LPSR SRAM64K×32应用到SoC中,并对LPSR SRAM64K×32的测试方法进行了讨论.该SoC经90nm CMOS工艺成功流片,芯片面积为5.6mm×5.6mm,功耗为1997mW.测试结果表明:LPSR SRAM64K×32功耗降低了17.301%,每个晶圆上的LPSRSRAM64K×32成晶率提高了13.255%.     

基于90nm CMOS工艺的一种10位低功耗SAR A/D转换器

Traditional and some recently reported low power,high speed and high resolution approaches for SAR A/D converters are discussed.Based on SMIC 65 nm CMOS technology,two typical low power methods reported in previous works are validated by circuit design and simulation.Design challenges and considerations for high speed SAR A/D converters are presented.Moreover,an R–C combination based method is also addressed and a 10-bit SAR A/D converter with this approach is implemented in SMIC 90 nm CMOS process.The DNL and INL are measured to be less than 0.31 LSB and 0.59 LSB respectively.With an input frequency of 420 kHz at 1 MS/s sampling rate, the SFDR and ENOB are measured to be 67.6 dB and 9.46 bits respectively,and the power dissipation is measured to be just 3.17 mW.     

40 nm CMOS工艺下的低功耗容软错误锁存器

为了降低集成电路的软错误率,该文基于时间冗余的方法提出一种低功耗容忍软错误锁存器。该锁存器不但可以过滤上游组合逻辑传播过来的SET脉冲,而且对SEU完全免疫。其输出节点不会因为高能粒子轰击而进入高阻态,所以该锁存器能够适用于门控时钟电路。SPICE仿真结果表明,与同类的加固锁存器相比,该文结构仅仅增加13.4%的平均延时,使得可以过滤的SET脉冲宽度平均增加了44.3%,并且功耗平均降低了48.5%,功耗延时积(PDP)平均降低了46.0%,晶体管数目平均减少了9.1%。     

基于90nm CMOS工艺的12GHz二分频器

采用90 nm CMOS工艺,实现了一个基于电流模式逻辑的12 GHz二分频器.该分频器具有很宽的锁定频率范围(1～12 GHz),在输入信号频率为8 GHz时,输入灵敏度达到-30 dBm.分频器工作在1.2 V电源电压下,消耗的电流大约为1.5 mA.给出了该设计的后仿真结果.     

LSI逻辑计划采用自有90nm工艺

LSI逻辑近日宣布：计划采用该公司90nm工艺生产下一代RapidChip平台ASIC系列产品。新的硅片将为系统设计师提供90nm工艺最大的集成度及性能优势，并提供RapidChip平台ASIC技术所拥有的快速上市、NRE支出减少、工程成本降低等优势。RapidChip 90nm系列产品使设计工程师可利用平台ASIC技术的优势．广泛用于包括通讯、存储、工业、医疗、国防和高端消费电子等在内的应用系统。     

基于90 nm CMOS工艺的超宽带分布式混频器设计

基于TSMC 90 nm CMOS工艺设计了一款18~100 GHz的超宽带无源漏极混频器,混频器采用了均匀分布式结构,通过牺牲延迟来获得超宽带带宽。同时,提出了一种栅极电压优化技术,通过优化偏置电压VGS来最小化CMOS混频器的传输损耗。混频器带宽为18~100 GHz,带宽内变频损耗为(4±1)dB,端口隔离度优于15 dB,45 GHz处1 dB压缩点输入功率为4 dBm,芯片面积仅为0.36 mm2。该混频器在低功耗的环境下具有良好的变频损耗性能,非常适合用在低功耗的通信系统当中。     

Xilinx采用90nm工艺制造FPGA器件

作为采用300mm晶圆和90nm制造技术制造FPGA产品的供应商，赛灵思公司（Xilinx）继续保持与竞争解决方案间的巨大成本优势。与目前的130nm技术相比，采用90nm工艺技术使芯片面积和芯片成本降低了50%-80%，结合300mm晶圆技术，每晶圆可生产的有效芯片数量是采用130nm技术在200mm晶圆上获得芯片数量的5倍。     

基于90nm低功耗NMOS工艺射频器件的版图优化

从器件版图结构的布局布线出发,提出了射频器件性能增强的的方法.寄生电容,寄生电阻会明显弱化大尺寸器件的射频性能,通过多个小尺寸单元管子的并联,形成大尺寸器件,从版图的布局布线出发,减小寄生电容,寄生电阻,优化器件结构,提升射频性能.在总栅宽一定时,通过变换单元器件的栅指数与器件的并联数,寻找最佳组合.通过优化,功率增益...     

分析泄漏功率攻击采用90nm CMOS技术的加密器件

在电子商务与电子银行等应用中,安全要求越来越严格.虽然加密技术提供了强健的算法,但这些算法的物理实现一般会通过器件电气运行中的物理现象,泄漏一些信息,攻击者会利用它来探测密钥.     

基于90nm CMOS工艺2.8GHz电荷泵锁相环的设计

为实现超宽带无线收发片上系统中低相位噪声、相互正交的两路本振信号,并避免高集成度环境下发射机中大功率载波信号对锁相环的牵引,本文采用SMIC 90 nm工艺设计了一款振荡频率二倍载波频率的电荷泵整数分频锁相环.实现过程中,本文提出了分别在鉴频鉴相器上开关控链路和下开关控制链路上插入传输门的方法,减小死区的同时降低电流失配对环路的影响;采用了低分频系数和高频率的参考信号方案改善了环路的相位噪声;采用了电容阵列的方式来校正压控振荡器方案以减小工艺偏差以及寄生参数对调谐范围的影响.本文完成锁相环版图设计后,提取了各模块的参数并进行了后仿真.SPECTRE仿真结果表明:该锁相环的相位噪声为-125 dBc/Hz@1MHz,且通过差分二分频可获得两路相互正交的本振信号.     

飞利浦开始大批量生产90nm CMOS产品

皇家飞利浦电子公司日前宣布有三款关键的90nm CMOS产品正式在法国Crolles的Crolles2联盟晶圆生产厂投入大批量生产，其中一款产品每月的发货量已经超过100万片。飞利浦公司的这三款产品是用于高度集成的系统级封装（System—in—Package，SiP）连接解决方案的基带芯片。通过这三款产品，飞利浦展示了90nm CMOS工艺在缩小此类解决方案在尺寸、降低功耗以及使其保持价格竞争力方面的优势。     

基于90nm CMOS工艺的60GHz射频接收前端电路设计

设计了一款用于中国60 GHz标准频段的射频接收前端电路。该射频接收前端采用直接变频结构,将59～64 GHz的微波信号下变频至5～10 GHz的中频信号。射频前端包括一个四级低噪声放大器和电流注入式的吉尔伯特单平衡混频器。LNA设计中考虑了ESD的静电释放路径。后仿真表明,射频接收前端的转换增益为13.5～17.5 dB,双边带噪声因子为6.4～7.8 dB,输入1 dB压缩点为-23 dBm。电路在1.2 V电源电压下功耗仅为38.4 mW。该射频接收前端电路采用IBM 90 nm CMOS工艺设计,芯片面积为0.65 mm2。     

采用双振荡器结构的低功耗CMOS温度传感器

为提高温度传感器的能量转换效率并降低功耗,提出了一种基于双振荡器的CMOS温度传感器。提出的温度传感器利用两个环形振荡器生成随温度变化的频率,通过调整线性频率的差斜率,来提高温度传感器的线性度,最后使用一个频率数字转换器完成数字输出。此外,还提出了一个制程补偿方案,经过一点校正法后可提高温度传感器的精确度。采用65 nm CMOS工艺进行了实现,面积仅为0.01mm2。测试结果显示,校正后提出温度传感器的分辨率为0.2℃/LSB,并且在0℃~125℃的温度范围内,20个实测样品的最大误差小于±1.2℃。相比其他类似传感器,当转换率高达480kS/s时,功率消耗500?W,即每次转换的能量最小,仅为0.001J/sample