基于FPGA实现的视频显示系统

设计并实现了一种基于FPGA的视频显示系统,包括视频图像采集、处理和显示3个部分。视频图像采集部分能够接收与ITU-R BT.656标准兼容的YCrCb 4:2:2视频数据流,视频图像处理部分利用乒乓缓存技术实现了视频图像数据的高速缓存,视频图像显示部分能够输出标准VGA格式的视频图像。采用Al-tera的CycloneⅡEP2C70作为主要处理芯片,各个功能模块均用Verilog HDL实现,获得了较好的图像采集和显示效果。     

基于FPGA高速视频图像实时采集与处理系统设计

针对高速视频图像实时采集与处理系统处理数据量大与系统实时性之间的矛盾,设计了一种基于高性能FPGA的高带宽处理系统。采用Cyclone IV GX系列芯片为核心处理器,4片DDR2构造64位总线。完成了高速系统硬件电路设计,系统主要由高速视频图像传感器、FPGA、DDR2、VGA控制器件等组成。实现了高速视频图像数据的实时采集、缓存、处理、显示等一系列过程。实验表明,利用此系统进行高速视频图像的实时采集、处理与显示时,处理速度快,动态画面流畅,实时性好。     

基于FT601的高速实时图像传输系统设计

针对图像分辨率不断提高引起的采集传输数据量急剧增加,文中利用USB 3.0芯片FT601的高速传输性能,设计一种模拟视频图像实时传输系统,采用TVP5150作为模拟视频的解码芯片,图像数据经过两片SDRAM乒乓缓存后,由USB 3.0接口上传至上位机。经试验证明,图像传输速率达到225 MB/s,大大提高了图像传输系统的传输速率和实时性。     

基于FPGA的视频采集显示系统

设计实现一种基于FPGA的视频采集显示系统,包括视频图像的采集、处理与显示3个部分。视频图像部分采用CCD摄像头OV7670作为视频数据的采集,利用在FPGA中构建FIFO并配合SDRAM高速读写实现视频图像数据的高速缓存处理,使用FPGA中构建的Nios II嵌入式内核,实现对SDRAM的控制以及视频数据的TFT液晶实时显示。整个系统获得了较好图像采集、显示效果。     

Base型Camera Link脱机存储系统设计

为解决现有Base型Camera Link相机需要专用采集卡和系统机才能存储的问题,设计了基于FPGA的脱机存储系统.该系统使用两片SDRAM交替缓存图像后,经乒乓操作存储到两块IDE固态硬盘中.该系统实现了分辨率为640×480,帧频为100 f/s的10位图像数据存储.实验表明系统实现了图像数据的完整存储.     

基于SDRAM的视频处理器设计与实现

在认真研究了SDRAM内部的独立存储体（Bank）作用的基础上，提出了一种基于SDRAM的视频处理器的设计方案；该方案是通过Bank乒乓操作和场乒乓操作来实现的；利用该设计方案能够实现视频图像的旋转、截取、平移等实时视频操作和处理。     

高分辨率视频图像处理中SDRAM控制器的设计

本文介绍了一种基于FPGA的用于高分辨率视频图像处理的SDRAM控制器的设计方法。通过设置SDRAM的工作状态,使其工作在猝发模式。在视频时序信号控制下,用多行连续的SDRAM存储空间,存取视频数据。并在数据接口部分增加FIFO,缓存一行视频,在像素时钟控制下,实现视频数据实时的存储和读取。通过改变相关参数,能对所有VESA分辨率视频流进行操作。具有通用性强、系统复杂度低、可靠性高、可扩展等特点。在某型号的机载大屏显示器系统中,用该SDRAM控制器实现了图像的翻转等功能,也验证了该控制器的实用性。     

基于CMOS图像传感器的视频采集系统设计

提出了一种采用Altera公司CycloneⅡ系列的FPGA作为主控芯片,采用OV7670这款CMOS图像传感器作为视频信号源并采用sRAM（静态随机存储器）作为数据缓存的实用方案,实现了对图像传感器寄存器配置、图像传感器输出信号采集、图像数据格式转换、图像数据缓存及最终在VGA显示器上进行图像显示的一系列过程。该视频采集系统设计能够很好地满足实时图像的输出需求。     

基于DDR3-SDRAM的图像采集与显示系统

为了改善运动目标拖影现象和满足高分辨率实时图像显示的要求,设计了一种基于DDR3-SDRAM的图像采集系统。系统以FPGA为控制核心,前端采用500万级摄像头OV5640完成图像采集,利用单颗粒DDR3-SDRAM通过分区缓存以及乒乓操作实现数据高效缓存。实验结果表明单颗粒DDR3-SDRAM通过合理分区以及乒乓操作可以有效提高缓存效率,极大程度上改善了缓存速率不足导致的运动目标拖影现象,实现了高分辨率实时图像显示的要求。     

基于DDR2 SDRAM乒乓双缓冲的高速数据收发系统设计

在高速数据收发系统设计中,首先需要解决的问题是实时数据的高速缓存,然而FPGA内部有限的存储资源无法满足海量数据缓存的要求。为了解决系统中海量数据的缓存问题,系统创新提出了一种基于DDR2 SDRAM的乒乓双缓冲设计方案。方案设计了两路基于DDR2 SDRAM的大容量异步FIFO,通过FPGA内部选择逻辑实现两条通路间的乒乓操作,从而实现数据的高速缓存。实验结果表明,基于DDR2 SDRAM的数据收发系统实现了每路512 Mbit的缓存空间和200 MHz的总线速率,解决了海量数据的高速缓存问题。