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FIFO在数据缓冲和信号同步、交换等领域都具有重要的作用.由于FPGA大规模集成可编程逻辑单元,利用FPGA中BlockRAM多样的寻址特性,在FIFO的使用中FPGA具有大然的优势.本文给出了一种基于FPGA实现任意长度FIFO的办法,利用双口RAM分别编址的特性并行读取以模拟FIFO.该方法已应用在实际的通信系统中... 相似文献
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为解决雷达信号处理系统双核通信问题,设计了两种DSP和FPGA之间的并行通信方法,分别通过DSP的外部接口XINTF访问FPGA内部FIFO和双口RAM,利用DSP的读写使能信号作为FIFO和RAM的读写时钟信号.通过对两种并行通信方法进行对比分析,指出雷达信号处理系统中双核通信应该采用DSP和FPGA内部FIFO的方法. 相似文献
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本文讨论了利用FPGA扩充PCI 9052外部FIFO的方法,同时给出了用FPGA实现的扩充FIFO的重要的性能评估参数。 相似文献
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为了实现模块化设计,缩短FPGA的开发周期,提出了基于Xilinx Virtex-7 FPGA的QDRⅡ+ SRAMFIFO接口设计方案.借鉴标准FIFO的设计思想,结合QDRⅡ+SRAM控制器的特点,设计基于QDRⅡ+ SRAM控制器的FIFO接口.通过原型机测试,验证了该接口不仅具有标准FIFO的功能,而且具有存储空间大等优势. 相似文献
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绝大部分ASIC设计工程师在实际工作中都会遇到多时钟域设计的问题,多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个关键。本文针对异步时序产生的问题提出了一种新的异步FIFO设计方案。用这样一个异步FIFO模块实现FPGA内部不同时钟系统之间的数据接口,它们之间不需要互相握手,只需跟接口FIFO模块进行交互就可以了,使设计变得非常简单和容易。此异步FIFO基于Altera公司的Cyclone系列实现的,采用VHDL语言设计,通过对设计进行简单的修改,即可用于各种不同的系统的设计,经过充分测试和优化,该异步FIFO运行稳定,占用FPGA内部资源也非常少。 相似文献
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本文提出了一种用FPGA芯片实现异步FIFO的方案,重点强调了异步FIFO握手信号FULL、EMPTY的设计,并用VHDL语言给以实现。 相似文献
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介绍了PCI 9054接口芯片的性能及数据传输特点,提出了一种基于PCI 9054外扩异步FIFO(先进先出)的FPGA(现场可编程门阵列)实现方法.由于PCI 9054内部FIFO存储器主要用于数据的读写控制,容量有限,不能满足半实物仿真系统数据传输的要求.因此,本文利用FPGA来实现外扩异步FIFO的方法.该方法采用模块化的设计思想,用FPGA作为系统的控制核心,解决了半实物仿真系统数据传榆过程中由计算机中断而引起的数据传输间歇性问题. 相似文献
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在FPGA实现RS422串口通信的常用方法中经常遇到诸多问题,如FIFO深度读取不正确、FIFO写数据端口与读数据端口时序竞争、多个模块间信号延时导致FPGA亚稳态等问题,因此设计了一种新型的RS422串口通信实现方法;该方法通过利用寄存器数组作为循环缓存代替FIFO,利用计数器代替传统的波特率产生模块,把常用方法中的多个模块整合成一个模块,只采用一个主时钟,所有寄存器的时钟输入端共享一个时钟,对FPGA逻辑与时序进行了有效约束,避免了FPGA中亚稳态产生;试验结果表明该方法实现的RS422串口通信高速、可靠、稳定,并且利用FPGA实现RS422串口通信,可使整个系统更为灵活、紧凑,减小整个电路的体积,提高系统的可靠性和稳定性。 相似文献
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在无人机系统与地面站通信过程中,机载陀螺仪姿态数据的高速产生与外部相对低速的无线数据模块传输的矛盾日益突出,严重制约着无人机的发展。针对这一问题,采用FPGA FIFO作为高速数据缓冲,提出一种基于FPGA内建FIFO的无人机陀螺仪前级通信接口。通过高速异步FIFO缓冲,将无人机陀螺仪姿态数据经由FPGA准确无误地发送给地面站,显著提高数据传输质量,实现了高速芯片与低速设备之间的通信。整个设计在实际应用中效果良好,数据稳定可靠,满足了低误码率与高稳定性的要求,以及无人机与地面站高速通信的需求,有着广阔的市场应用前景。 相似文献
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异步FIFO结构及FPGA设计 总被引:14,自引:0,他引:14
首先介绍异步FIFO的概念、应用及其结构,然后分析实现异步FIFO的难点问题及其解决办法;在传统设计的基础上提出一种新颖的电路结构并对其进行综合仿真和FPGA实现。 相似文献
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FU Xing-shuang 《数字社区&智能家居》2008,(34)
针对基于ARM9框架下AC`97控制器在录放音时有噪音的不足以及在FPGA验证下频繁出现异常重启的缺点,该文对该控制器的异步FIFO进行改进——重新设计FIFO状态判断标志以正确地配合DMA对其进行读写的时序。在对其进行Verilog硬件代码的修改后,在Altera公司的StratixⅡ系列FPGA上进行功能验证。 相似文献
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付行双 《数字社区&智能家居》2008,3(12):1765-1766
针对基于ARM9框架下AC'97控制器在录放音时有噪音的不足以及在FPGA验证下频繁出现异常重启的缺点,该文对该控制器的异步FIFO进行改进——重新设计FIFO状态判断标志以正确地配合DMA对其进行读写的时序。在对其进行Verilog硬件代码的修改后.在Altera公司的StratixⅡ系列FPGA上进行功能验证。 相似文献
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基于FPGA的异步FIFO设计 总被引:5,自引:4,他引:5
在现代集成电路设计中,一个系统往往包含了多个时钟,如何在异步时钟间传递数据成为一个很重要的问题.而使用异步FIFO可以有效地解决这个问题。异步FIFO是一种在电子系统中得到广泛应用的器件.文中介绍了一种基于FPGA的异步FIFO设计方法。使用这种方法可以设计出高速、高可靠的异步FIFO。 相似文献
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异步FIFO的Verilog设计 总被引:1,自引:0,他引:1
卜宪宪 《计算机与数字工程》2007,38(6):191-194
介绍异步FIFO的基本结构和工作原理,分析异步FIFO的设计难点及其解决办法,在传统设计的基础上提出一种新颖的电路结构,用verilog描述并对其进行综合仿真并在FPGA上实现,得到较好的性能. 相似文献