硬件复用的内建自测试结构设计

现代数字集成电路因规模庞大而导致测试困难,内建自测试是一种有效的可测性设计技术;由于内建自测试在电路内部设计测试生成与分析模块,需要消耗额外的硬件资源;通过对测试生成与特征分析模块的结构分析,提出基于硬件结构复用的可重构逻辑块观测器,并基于该模块设计了可重构的内建自测试结构;仿真结果表明,该测试结构通过硬件结构的时分复用,能有效地降低硬件资源消耗,测试逻辑正确有效,测试速度较快。     

基于确定性测试图形的BIST构建方法

为降低内建自测试(Build-in Self Test,BIST)的测试功耗,提出了一种基于确定性测试图形的内建自测试构建方法:首先采用D算法生成测试所需的测试图形,然后使用粒子群算法对其进行优化,使内建自测试的功耗大幅度降低;文中最后以ISCAS'85Benchmark中的部分电路作为实验对象,并给出了测试图形优化前后的功耗数;实验结果证明该方法能够有效降低内建自测试的测试功耗,并且具有方法简单、无需额外硬件开销的特点.     

基于多配置LFSR的测试生成结构设计

针对内建自测试技术中传统的测试生成故障覆盖率过低、硬件开销过大等缺点,提出了一种多配置LFSR的混合测试矢量生成结构,结构利用矩阵理论先后对随机性矢量和确定性矢量进行反馈网络的配置;针对确定性矢量的生成,提出了一种反馈配置解的寻优算法,在一定程度上减少了硬件开销,因结构生成的混合测试矢量可以同时检测出被测电路中的随机矢量可测性故障和抗随机性故障,进而保证了测试故障覆盖率。最后,通过实例和对几种综合基准电路的测试,验证了该方案的可行性。     

数字电路多加权集随机测试生成方法

提出一种基于确定性完备测试集的数字集成电路多加权集随机测试生成方法 .通过引入搜索与迭代算法 ,将完备测试集分成若干测试子集 ,每一子集对应一个权集 ,即产生该子集中测试矢量的被测电路各主输入端取‘1’值的概率组合 .该方法与文献 [2 - 3]的结果相比 ,在测试序列长度或硬件开销上获得了改善 ,对大规模集成电路的内建自测试尤为适用     

数字电路多加权集随机测试生成方法

提出一种基于确定性完备测试集的数字集成电路多加权集随机测试生成方法.通过引入搜索与迭代算法,将完备测试集分成若干测试子集,每一子集对应一个权集,即产生该子集中测试矢量的被测电路各主输入端取‘1'值的概率组合.该方法与文献[2-3]的结果相比,在测试序列长度或硬件开销上获得了改善,对大规模集成电路的内建自测试尤为适用.     

一种基于格雷码的电路自测试序列分配算法

为了降低组合电路内建自测试的测试功耗,提出了一种基于格雷码的测试序列分配算法.分组式格雷码序列和种子序列相异或生成单跳变测试序列,根据电路的基本输入权重,合理分配测试序列位,减少了电路内部节点的跳变,有效降低了电路的测试功耗.该算法应用在改进的布斯二阶乘法器的自测试中,根据不同的数据通道位宽,相对于传统自测试架构,测试...     

基于内建自测试的测试向量生成方法

内建自测试(BIST)方法是目前可测性设计(DFT)中最具应用前景的一种方法。BIST能显著提高电路的可测性,而测试向量的生成是关系BIST性能好坏的重要方面。测试生成的目的在于,生成可能少的测试向量并用以获得足够高的故障覆盖率,同时使得用于测试的硬件电路面积开销尽可能低,测试时间尽可能短。本文对几种内建自测试中测试向量生成方法进行了简单的介绍和对比研究,分析各自的优缺点,并在此基础上探讨了BIST面临的主要问题和发展方向。     

一种嵌入式存储器内建自测试电路设计

随着存储器在芯片中变得越来越重要和半导体工艺到了深亚微米(deep-sub-micron,DSM)时代,对存储器的故障测试变得非常重要,存储器内建自测试(memory built—in self—test,MBIST)是一种有效测试嵌入式存储器的方法;给出了一种基于LFSR的存储器内建自测试电路设计,采用LFSR设计的地址生成器的面积开销相当小,从而大大降低了整个测试电路的硬件开销;16×32b SRAM内建自测试电路设计实验验证了此方法的可行性,与传统的方法相比,它具有面积开销小、工作速度快和故障覆盖率高等优点。     

基于计数器的随机单输入跳变测试序列生成

分析了CMOS逻辑电路的功耗来源,对低功耗内建自测试技术进行了研究.为了减少被测电路内部节点的开关翻转活动率,提高测试向量之间的相关性,研究了随机单输入跳变测试生成序列,可以在不损失故障覆盖率的前提下,降低被测电路的开关翻转活动率,实现测试期间的低功耗,特别适合于数字集成电路的内建自测试.     

VLSI中加法器的一种高效自测试设计

基于算术加法测试生成,提出了VLSI中加法器的一种自测试方案:加法器产生自身所需的所有测试矢量.通过优化测试矢量的初值改进这些测试矢量,提高了其故障侦查、定位能力.借助于测试矢量左移、逻辑与操作等方式对加法器自测试进行了设计.对8位、16位、32位行波、超前进位加法器的实验结果表明,该自测试能实现单、双固定型故障的完全测试,其单、双故障定位率分别达到了95.570%,72.656%以上.该自测试方案可实施真速测试且不会降低电路的原有性能,其测试时间与加法器长度无关.     

基于神经网络的数模混合电路故障诊断模型设计

神经网络是智能故障诊断中运用最为广泛的诊断方法之一,能应对复杂数字电路和模拟电路故障诊断;基于VC++的神经网络诊断系统具有运算速度快、输入输出界面丰富、易于实现在线故障诊断等特点,而Matlab提供强大的神经网络工具箱,在网络训练方面有优势;利用参数文件将二者优势结合起来,可实现功能完善的数模混合电路智能故障诊断系统;诊断实例表明,使用该方法实现数模混合电路故障诊断系统,具有高建模速度和高诊断精度的特点。     

基于FPGA的内建自测试的实现研究

内建自测试技术源于激励-响应-比较的测试机理,信号可以通过边界扫描传输到芯片引脚,因而即使BIST本身发生故障也可以通过边界扫描进行检测;为了解决大规模SOC芯片设计中BIST测试时间长和消耗面积大的问题,提出了一种用FPGA实现BIST电路的方法,对测试向量发生器、被测内核和特征分析器进行了研究;通过对被测内核注入故障,然后将正常电路和注入故障后的电路分别进行仿真,比较正常响应和实际响应的特征值,如果相等则认为没有故障,否则发生了特定的故障;利用ModelSim SE 6.1f软件仿真结果表明了该方法的正确有效性和快速性。     

无关位在增加测试向量分组长度上的应用

针对内建自测试技术难以检测到抗随机测试故障的缺陷,提出一种充分利用测试向量中的无关位增加测试向量分组长度的方法。由含无关位的测试向量产生出相应电路内部节点的响应向量,通过分析测试向量与响应向量之间的关系,给出一些启发式规则并构建相应的有向图,用深度优先搜索方法查找出P?M个有向图的最长公共路径。实验结果表明,最大测试分组中的向量数平均增加了2.2个。     

汽车ASR系统ECU开发及其硬件在环测试

主要设计和开发了 ASR 控制的核心部件——电子控制单元(ECU)并进行了测试。ECU 硬件主要包括 MCU 最小系统电路、SPI 通讯电路、轮速信号处理电路、执行机构驱动电路和 CAN 通讯电路等;设计了软件方案、编写了程序代码。把开发的 ECU 在以 dSPACE 为核心的硬件在环试验台进行了硬件在环测试。测试结果表明 ECU 能够实现驱动防滑控制功能,用硬件在环仿真方法开发电子控制单元有较大的优越性。     

基于多扫描链的内建自测试技术中的测试向量生成

针对基于多扫描链的内建自测试技术,提出了一种测试向量生存方法。该方法用一个线性反馈移位寄存器（LFSR）作为伪随机测试向量生成器,同时给所有扫描链输入测试向量,并通过构造具有最小相关度的多扫描链克服扫描链间的相关性对故障覆盖率的影响。此外该方法经过模拟确定难测故障集,并针对这外难测故障集利用ATPG生成最小确定性测试向量集。最后丙依据得到的最小测试向量集来设计位改变逻辑电路,利用们改变逻辑电路控制改变扫描链上特定的值来实现对难测故障的检测,从而实现被测电路和故障完全检测。     

Built-in self-test of a CMOS ALU

A technique is proposed for implementing BIST (built-in self-test) in a CMOS arithmetic and logic unit (ALU). The approach covers single stuck-open faults and all functional faults that do not induce memory effects. The specific fault set covered by the test includes: (1) all single stuck-open faults on n and p transistors anywhere in the ALU (F1 faults); and (2) all functional faults that affect any single-bit slice of the (F2 faults), a functional fault being any fault that changes one combinational function into another. Functional faults in multiple slices are also detectable, as long as they do not generate identical responses in all even-numbered or odd-numbered ALU slices. With common techniques for test vector generation and response-verification, this BIST implementation provides higher fault coverage with only a small increase in surface area     

ScanBist: a multifrequency scan-based BIST method

The authors present ScanBist, a low-overhead, scan-based built-in self-test method, along with its performance in several designs. A novel clock synchronization scheme allows at-speed testing of circuits. This design allows the testing of circuits operating at more than one frequency while retaining the combinational character of the circuit to be analyzed. We can therefore apply scan patterns that will exercise the circuit under test at the system speed, potentially providing a better coverage of delay faults when compared to other self-test methods. Modifications to an existing transition fault simulator account for cases where inputs originating from scan registers clocked at different frequencies drive a gate. We claim to detect transition faults only if the transition originates from the inputs driven by the highest frequency clock. ScanBist is useful at all levels of system packaging assuming that a standard TAP provides the control and boundary scan isolates the circuit from primary inputs and outputs during BIST mode     

Automated BIST for sequential logic synthesis

An automated built-in self-test (BIST) technique for general sequential logic is described that can be used directly at all levels of testing from device testing through system diagnostics. The technique selectively replaces existing system memory elements with BIST flip-flop cells, which it then connects to form a circular chain. Data are compacted and test patterns are generated simultaneously. The approach has been incorporated in a system for behavioral model synthesis to implement BIST in VLSI devices based on standard cells and in circuit packs based on PLDs, automatically. Seven production VLSI devices have been implemented with this automated BIST approach. Area overhead was between 6% and 19% for a fault coverage of 90%+ with the BIST capability alone     

质子交换膜燃料电池监控仪的研制

本文主要介绍了质子交换膜燃料电池监控仪的研制方法,设计了一种非常实用温度测量电路,重点对风机驱动电路和以及通信电路等进行了详细讨论。     

基于SoC的嵌入式DRAM存储器内建自测试设计

内建自测试(Built-in Self Test,BIST)是测试片上系统(System on- Chip,SoC)中嵌入式存储器的重要技术;但是,利用BIST技术采用多种算法对嵌入式存储器进行测试仍面临诸多挑战;对此,提出了一种基于SoC的可以带有多种测试算法的嵌入式DRAM存储器BIST设计,所设计的测试电路可以复用状态机的状态,利用循环移位寄存器(Cyclic Shift Register,CSR)产生操作命令,利用地址产生电路产生所需地址;通过对3种BIST电路支持的算法,全速测试,面积开销3个方面的比较,表明提出的嵌入式DRAM存储器BIST设计在测试时间,测试故障覆盖率和测试面积开销等各方面都取得了较好的性能.