3D-SIC“绑定中测试”时间优化方案

在三维(3D-SIC)芯片测试过程中,对其进行中间绑定测试,可提前检测出绑定过程中的缺陷,减少绑定失败率,但中间绑定测试会使测试时间与功耗的大幅度增加。针对3D-SIC绑定中测试成本过高问题,提出了一种新的绑定顺序优化,改变了传统的自下而上以及逐层绑定,提出了可以从任意层进行绑定。在测试带宽和测试功率的约束下,本文提出的基于贪心算法的绑定调度流程下,针对三种不同堆叠布局的芯片进行优化。实验结果表明,本文算法针对金字塔结构的三维芯片优化效果达到了40%以上,对菱形结构和倒金字塔结构的三维芯片也有一定的优化效果。     

基于扫描链二次排序组合的低功耗测试方法

减少SoC的测试时间是降低测试成本的有效方法。提出一种二次排序组合的扫描链平衡算法以减少IP核测试时间。算法首先对内部扫描链按升序排列,然后对其进行mod n(封装后扫描链的条数)划分,得到n个余数序列,将余数为0的序列按降序排列,与其它余数序列组合成新的序列;对新序列再进行一次mod n划分,再次得到n个余数序列,最后对各余数序列分别求和,求和的结果即为n条扫描链封装后的扫描链长度。在ITC’02基准电路上的实验结果表明,该算法能有效地缩短IP核测试时间。     

SoC测试访问机制和测试壳的蚁群联合优化

针对系统级芯片(SoC)测试壳优化和测试访问机制的测试总线划分问题,提出了基于蚁群算法的SoC Wrapper/TAM联合优化方法.构造蚁群算法时首先进行IP核的测试壳优化,用于缩短最长扫描链长度,减少单个IP核的测试时间;在此基础上进行TAM结构的蚁群优化,通过算法迭代逼近测试总线的最优划分,从而缩短SoC测试时间.对ITC2002基准SoC电路进行实验的结果表明,该方法能有效地解决SoC测试优化问题.     

3D SoC并行测试中TAM调度优化设计

提出了一种在功耗及测试并行性约束下三维片上系统（System on Chip,SoC）绑定中测试阶段并行测试的优化策略,通过最大限度地利用测试访问机制（Test Access Mechanism,TAM）资源,大大减少了测试时间,降低了测试成本。在3D SoC的测试过程中系统TAM资源十分有限,通过设计相应的测试外壳结构,对系统当前状态下空闲的TAM资源与待测芯核内部扫描链进行重新分配,使待调度的芯核提前进入测试阶段,减少了并行测试过程中的空闲时间块。在该结构基础上调整各芯核调度顺序,使测试过程满足各项约束条件。在ITC’02电路上的实验结果表明,在同样的功耗约束及测试并行性约束条件下,所提方法与现有方法相比更有效地降低了测试时间。     

一种部分流水的多塔三维SoC测试时间优化算法

针对硬晶片构成的多塔三维SoC绑定中测试,提出考虑测试访问机制、层间硅通孔数和测试功耗约束的测试时间优化算法。只要任意一种测试资源约束不满足待调度晶片测试,就依次释放最早结束测试的晶片测试资源,直到待调度晶片尽可能提前测试为止,以此实现该晶片与未结束测试晶片的部分流水。选用ITC02测试基准电路中的5种典型电路,手工搭建2种塔内包含子塔的多塔三维SoC。实验结果表明,与已有算法相比,提出的算法减少了空闲时间块,显著缩短了总测试时间;实验还发现,与增加TSV数相比,增大测试引脚数更能有效减少多塔三维SoC的总测试时间。     

带有非边界扫描器件的混装电路的扫描链优化配置

在混装电路中,由不同的非边界扫描器件所组成的簇所需要的测试向量的数目可能是不同的,根据不同的簇所需要的测试向量的不同,可以将整个测试过程分为不同的测试阶段,每个测试阶段过后都会有一个或者多个扫描芯片处于bypass状态,而此时其长度只有1,也就是说每一个扫描链的长度是随着测试矢量的移出而变化的,整个扫描链的配置过程中,需要考虑这样两个问题：如何将扫描芯片分配给各条扫描链以及如何排列各条扫描链中扫描芯片的顺序,提出了一种如何配置单链的方法,即优化配置扫描芯片在扫描链中的顺序,这种方法同样可以被应用到多链.     

基于双核扫描链平衡的SoC测试调度

由于芯核的测试时问与芯核内最长扫描链的长度成正比,通过将ScC中的芯核进行成对匹配,使双芯核内最长的扫描链比两个单芯核内最长的扫描链短,从而缩短测试时间．利用粒子群优化算法和分合策略,高效地匹配芯核、设置芯核的测试顺序并分配测试总线,以获得优化的测试计划．在ITC’02基准SoC集上的实验结果表明,相对于其他基于单核扫描链平衡的测试调度技术而言,文中的测试调度技术能获得具有最短测试时间的测试计划．     

三维芯片多层与多核并行测试调度优化方法

针对测试环节在三维（3D）芯片制造过程中成本过高的问题,提出一种基于时分复用（TDM）的协同优化各层之间、层与核之间测试资源的调度方法。首先,在3D芯片各层配置移位寄存器,通过移位寄存器组对输入数据的控制,实现对各层之间以及同一层的各个芯核之间的测试频率的合理划分,使位于不同位置的芯核能够被并行测试;其次,使用贪心算法优化寄存器的分配,减少芯核并行测试的空闲周期;最后,采用离散二进制粒子群优化（DBPSO）算法求出最优3D堆叠的布图,以便充分利用硅通孔（TSV）的传输潜力,提高并行测试效率,减少测试时间。实验结果表明,在功耗约束下,优化后整个测试访问机制（TAM）利用率平均上升16.28%,而3D堆叠的测试时间平均下降13.98%。所提方法减少了测试时间,降低了测试成本。     

一种基于串行移位的测试数据生成方法

针对集成电路测试数据量大、测试应用时间长和测试结构复杂等问题,提出了一种延长扫描链的串行移位测 试数据生成方法。以确定性测试生成算法为基础,充分利用测试集中的无关位X,让扫描链自行移位产生测试向量完 成电路的测试。对整体串行移位和分段移位两种情况进行了实验,结果表明,经此方法生成而最终需施加至待测电路 的测试数据量小于其他一些经典的测试方法的;而整体移位和分段移位分别在数据压缩效果和测试时间方面各具优势。     

基于折叠计算的多扫描链BIST方案

为了减少测试数据的存储需求并降低测试应用时间,提出一种以折叠计算为理论的多扫描链BIST方案.首先利用输入精简技术在水平方向上压缩测试集,确定相容扫描链,在测试过程中对相容扫描链中的数据进行广播;然后利用折叠计算理论对测试集进行垂直方向上的压缩,使得同一折叠种子生成的相邻测试向量仅有1位不同,且在测试过程中测试向量并行移人多扫描链,在ISCAS标准电路上的实验结果表明,该方案的平均测试数据压缩率为95.07％,平均测试应用时间为之前方案的13.35％.     

一种基于时序型硬件木马的IP版权保护结构

随着IP核在SoC设计中的大量使用,其版权问题得到广泛关注,通过植入硬件木马实现IP核的版权保护是一个新的研究方向。针对其中植入木马激活时间短的问题,提出一种改进结构,使IP核评估版本满足有效期长度的要求。将时序型硬件木马植入原始电路状态机的冗余状态中,选取电路中部分节点构成的序列作为木马状态的转移条件,木马激活后影响电路的正常功能,使IP核的使用受到限制。仿真结果表明,通过合理调整状态数量及序列长度,能够在优化电路面积的同时有效延长木马的激活时间,当状态数为3、序列长度为4时,该方法能够在电路面积减少0.123%的基础上使激活时间提高约120倍。     

一种提高FDM三维打印系统成型效率的算法

目前,FDM三维打印系统制件加工时间比较长,成型效率较低。在权衡加工时间和加工精度的前提下,从切片层厚和层扫描速度控制的角度,提出了一种基于面积变化率的自适应切片层厚控制和基于周长变化率的自适应层扫描速度控制相结合的算法。首先通过二维轮廓面积变化情况计算每层切片数据的层厚值;然后用获得的层厚数据对模型进行切片,得到每层可打印的真实轮廓;最后计算每层二维多边形轮廓的周长,并根据周长的变化情况确定该层合适的扫描速度。实际打印测试结果表明,该算法可以有效降低打印时间,提高成型效率,验证了算法的有效性。     

在线计费系统中余额分配算法的优化

针对传统余额分配算法存在不能有效控制欠费风险的问题,在在线计费系统(OCS)中,基于用户的消费历史记录,采用聚类分析法,设计一种基于用户习惯的自适应余额分配算法,利用分段与查表反算策略对其进行优化。测试结果表明,优化算法能有效降低欠费风险,提升用户体验和OCS系统性能。     

基于扫描链阻塞技术的时延测试方法

针对时延测试功耗和测试费用较高的问题,提出一种低费用的轮流捕获时延测试方法。采用扫描阻塞技术,将被测电路中的所有扫描单元分成多条子扫描链,使电路中每时刻只有一条子扫描链活跃。在进行故障测试时,通过阻塞一部分子扫描链,使扫描单元得到充分利用。实验结果表明,该方法能降低测试应用时间和测试数据量,且硬件开销较少。     

基于遗传算法的IP核测试调度优化

测试调度能够很好的减少测试时间和降低测试成本.通过调度,SOC中尽可能多的IP核可以进行并行测试,然而过度的并行测试会引起功耗过高,对SOC产生不利影响.为了改善这个问题,考虑峰值功耗因素的限制,提出一种基于遗传算法的IP核测试调度优化方案,寻求最短测试时间.通过对ISCAS标准电路组成的SOC进行仿真实验,验证了该方...     

TSV Minimization for Circuit - Partitioned 3D SoC Test Wrapper Design

Semiconductor technology continues advancing,while global on-chip interconnects do not scale with the same pace as transistors,which has become the major bottleneck for performance and integration of future giga-scale ICs.Threedimensional(3D) integration has been proposed to sustain Moore’s law by incorporating through-silicon vias(TSVs) to integrate different circuit modules in the vertical direction,which is believed to be one of the most promising techniques to tackle the interconnect scaling problem.Due to its unique characteristics,there are many research opportunities,and in this paper we focus on the test wrapper optimization for the individual circuit-partitioned embedded cores within 3D System-onChips(SoCs).Firstly,we use existing 2D SoCs algorithms to minimize test time for individual embedded cores.In addition,vertical interconnects,i.e.,TSVs that are used to construct the test wrapper should be taken into consideration as well.This is because TSVs typically employ bonding pads to tackle the misalignment problem,and they will occupy significant planar chip area,which may result in routing congestion.In this paper,we propose a series of heuristic algorithms to reduce the number of TSVs used in test wrapper chain construction without affecting test time negatively.It is composed of two steps,i.e.,scan chain allocation and functional input/output insertion,both of which can reduce TSV count significantly.Through extensive experimental evaluations,it is shown that the test wrapper chain structure designed by our method can reduce the number of test TSVs dramatically,i.e.,as much as 60.5% reductions in comparison with the random method and 26% in comparison with the intuitive method.     

基于IEEE Std1500的IP核并行测试控制架构设计

随着IEEE 1500标准的不断推广应用,兼容该标准的IP核也越来越多,具有IEEE 1500标准结构的IP核也被越来越多的应用到片上系统的设计中;由于IEEE 1500标准定义了外壳架构和测试访问机制,因此如何实现片上系统中IP核的外壳架构和测试访问机制的测试控制便成为研究的热点问题;文章在研究标准的基础上,基于外壳架构和CAS-BUS测试访问机制,提出IP核的并行测试控制架构,通过多IP核的仿真时序图分析,验证了测试控制架构的有效性;该架构能够实现多IP核的并行测试控制,节约了测试时间,提高了测试效率,为片上系统的测试控制提供一种新思路。