基于级联码的信道编译码设计与FPGA实现

介绍了RS(255,223)码级联卷积(4,3,3)码编译码器的实现,对于编码和译码端不同的结构特点.分别采用并行和串行结构实现.其中RS译码采用欧几里德算法,卷积译码采用维特比算法.同时给出了该编译码器的FPGA实现,按照自上而下的设计流程,在保证速度的同时最大限度地减少了资源占用.     

基于FPGA的RS译码器实现

RS码以强大的纠错能力得到广泛的应用，以往的译码器的硬件实现总是很复杂，资源利用较多，译码周期也较长．文中采用Blahut算法，先用MATLAB进行了软件仿真，并验证了算法的正确性，然后用FPGA实现了RS（31，15）译码器的设计．在硬件设计中优化了原来的电路结构，减少了一个迭代周期，从而一定程度上提高了译码器的译码速度，而FPGA实现复杂度也较低．     

时域Reed—Solomon译码器及其在FPGA上的实现

基于Blahut提出的RS（Reed-dSolomon）码时域译码算法,提出了一种时域RS译码器,详细讨论了FPGA（现场可编程门阵列）实现该译码器的过程,并以六进制RS(63,47）码为例对用FPGA实现的RS译码器性能进行了分析,该译码器输入码流速率可达6Mbit/s,占用的FPGA（Spartan Ⅱ系列）的资料不到相应频译译码器的一半。     

多码率LDPC码高速译码器的设计与实现

低密度奇偶校验码(LDPC码)以其接近香浓极限的性能得到了广泛的应用.如何在.FPGA上实现多码率LDPC码的高速译码,则是LDPC码应用的一个焦点.本文介绍了一种多码率LDPC码及其简化的和积译码算法;设计了这种多码率LDPC码的高速译码器,该译码器拥有半并行的运算结构和不同码率码共用相同的存储单元的存储资源利用结构,并以和算法与积算法功能单元同时工作的机制交替完成对两个码字的译码,提高了资源利用率和译码速率.最后,本文采用该结构在FPGA平台上实现了码长8064比特码率7/8、6/8、5/8、4/8、3/8五个码率的多码率LDPC码译码器.测试结果表明,译码器的有效符号速率达到200Mbps.     

基于CCSDS 标准的高速LDPC 译码算法

简要介绍了准循环低密度奇偶校验（LDPC）码的重要性,对CCSDS 标准定义的LDPC 码进行了深入研究。针对LDPC 码的校验矩阵具有稀疏准循环特性,对归一化最小和译码算法进行了研究,给出了部分并行译码器的结构。通过数值仿真验证了译码算法在高斯白噪声条件下的译码性能。利用现场可编程逻辑器件（FPGA）对CCSDS 标准中定义的（5120,4096）码进行了实现。     

TD-SCDMA终端系统384 kbps Turbo 码译码解决方案

本文在分析已有的Turbo码译码算法的基础上提出了TD-SCDMA终端系统384kbpsTurbo码译码器的实现结构和方法,并通过FPGA进行硬件实现,给出了实现的资源占用和译码性能,证明该实现方法具有很高的经济意义和实用意义。     

多码率多边类型LDPC码译码器的设计与实现

提出了一种固定码长的多码率多边LDPC码译码器,该译码器采用对校验比特信息进行间隔删余的算法实现其多码率译码,并设计了一种适合多码率多边LDPC码的部分并行译码结构。基于该结构在FPGA平台上实现了码长为640 bit,码率为0.5～0.8的多边LDPC码译码器。     

LDPC码的级联译码算法的改进与实现

针对中短码长中LDPC码的OSD串行级联译码算法,给出了一种FPGA实现方案。该方案基于FPGA芯片中的块RAM资源,实现了OSD译码中GF(2)上的高斯消元算法,避免了其对逻辑资源的大量消耗。结果表明,该实现方案可在中低端FPGA上实现500 kbit·s^-1吞吐量的LDPC码OSD串行级联译码器。     

LDPC码译码器的设计与实现

由于传统的LLR BP译码算法不易于FPGA实现,为了降低实现复杂度,采用一种改进的LLR BP译码实现方法,设计了一种码长为40、码率为0.5的规则LDPC码译码器,并完成了FPGA仿真实现.仿真和综合的结果表明,所设计的译码器吞吐量达到15.68 Mbit/s,且译码器的资源消耗适中.     

DTMB标准中BCH译码算法及其FPGA的实现

首先证明了DTMB标准中采用的BCH码是纠错能力为1的循环汉明码,并基于此提出了适用于该BCH码的译码算法,及其串行和并行两种FPGA实现电路。考虑到该BCH码缩短码的特性,通过修改差错检测电路,使其译码时延缩短34%。实现结果表明,译码器译码正确无误,FPGA资源占用极少。串行译码器总时延为762个时钟周期,最大工作时钟频率可达357MHz。并行译码器总时延仅为77个时钟周期,最大工作时钟频率可达276MHz。     

基于SFBC的MIMO-OFDM在频率选择性信道中的应用

针对于多径时延引起频率选择性衰落信道，在MIMO-OFDM的基础上采用了一种空频分组编码（space-frequency block coder——SFBC）技术。空频分组编码是在OFDM符号基础上，对一个OFDM符号中的子载波进行分组编码，使得同一帧上子载波在不同的天线上发送。现给出了SFBC编码及其解码算法，并在不同多径时延衰落条件下进行了仿真，验证了SFBC对于频率选择性衰落系统性能的改善。     

一种可变码长码率QC-LDPC编译码芯片设计与实现

提出一种可变码长码率QC-LDPC编解码芯片结构,并进行了硬件实现,包括基于循环移位矩阵向量乘法器的编码模块和基于部分并行循环迭代译码结构的译码模块.对该QC-LDPC编解码器的性能评估结果表明：采用该结构的编解码器性能优良,实现复杂度低,数据吞吐率高.在此基础上,采用90nm CMOS工艺,对QC-LDPC编解码器进行了逻辑综合和版图设计,芯片版图面积为15mm2,功能和性能指标满足设计要求.     

WCDMA系统SIB块解码算法分析与优化

在初始小区搜索过程中.系统终端需要通过解码MIB和SIB获得进行小区驻留、随机接入等物理层过程的必要参数,因此如何在有效性和可靠性同时兼顾的情况下进行SIB块解码就显得很重要.本文首先介绍了WCDMA下行广播信道的结构,然后在对SIB块解码调度算法设计之前.分析了某一种SIB模块的设计,并在其设计的基础上结合实际情况提...     

A versatile time-domain Reed-Solomon decoder

A versatile Reed-Solomon (RS) decoder structure based on the time-domain decoding algorithm (transform decoding without transforms) is developed. The algorithm is restructured, and a method is given to decode any RS code generated by any generator polynomial. The main advantage of the decoder structure is its versatility, that is, it can be programmed to decode any Reed-Solomon code defined in Galois field (GF) 2^m with a fixed symbol size m. This decoder can correct errors and erasures for any RS code, including shortened and singly extended codes. It is shown that the decoder has a very simple structure and can be used to design high-speed single-chip VLSI decoders. As an example, a gate-array-based programmable RS decoder is implemented on a single chip. This decoder chip can decode any RS code defined in GF (2⁵) with any code word length and any number of information symbols. The decoder chip is fabricated using low-power 1.5-μ, two-layer-metal, HCMOS technology     

基于Goertzel算法的选呼译码FPGA模块设计

选呼译码器是民航飞机的关键航电设备之一。针对传统选呼译码设备体积大、功耗高、可靠性相对低等不足,提出了一种基于FPGA芯片的选呼译码解决方案。Goertzel算法作为一类快速DFT算法,可高效解算DTMF信号中功率较大的频率点,己成为选呼译码的主流算法。将Goertzel算法嵌入FPGA芯片,可实现选呼译码器的高度集成化并降低功耗。结果表明,提出的基于FPGA的解决方案对新一代小型化选呼译码设备研发具有较好的参考价值。     

LDPC码在IEEE802.16e标准中的编译码分析

为了能够在保证译码性能的同时进一步降低译码的复杂度,该标准还在译码的过程中引入由M Fossorier等人提出的BP-Based算法,并分析了这两类算法的实际译码性能。实验仿真结果表明,BP-Based算法与LLR-BP算法相比,在不同码长及不同码率条件下可以更好地实现译码算法度和译码性能的有效均衡,因而更加适合作为硬件译码器的优化算法而应用到实际的通信系统中。     

A 40 Mb/s soft-output Viterbi decoder

Soft-output decoding has evolved as a key technology for new error correction approaches with unprecedented performance as well as for improvement of well established transmission techniques. In this paper, we present a high-speed VLSI implementation of the soft-output Viterbi algorithm, a low complexity soft-output algorithm, for a 16-state convolutional code. The 43 mm² standard cell chip achieves a simulated throughput of 40 Mb/s, while tested samples achieved a throughput of 50 Mb/s. The chip is roughly twice as big as a 16-state Viterbi decoder without soft outputs. It is thus shown with the design that transmission schemes using soft-output decoding can be considered practical even at very high throughput. Since such decoding systems are more complex to design than hard output systems, special emphasis is placed on the employed design methodology     

一种基于QC-LDPC码的低复杂度分层迭代译码器

针对具有准循环结构的LDPC码,设计了一种低复杂度译码器。利用校验矩阵的循环特性以及分层迭代的译码算法,对一般的分层迭代架构进行改进,实现了译码器流水线处理,有效的减少迭代时间,提高吞吐量,最后针对码长为1200的LDPC码,基于FPGA平台Kintex7 xc7k325的芯片实现了该架构设计,结果表明,该译码器只消耗了100多个Slices和几块RAM,有效节省了硬件资源,同时译码时间比一般的分层架构减少了2/3左右,吞吐量提高了约2倍,研究成果具有重要的实用价值,可应用于资源有限的低速通信领域。     

行星际网络中AR4JA码性能分析

为了深入研究AR4JA码在行星际网络中的性能,对AR4JA码的构造特点及性能进行系统的理论分析,并使用BP译码算法和最小和译码算法对AR4JA码进行译码.分析发现,AR4JA码具有编码简单并呈现系统性,通过打孔提高码率,码间最小距离的增加与码长成线性关系等优势,非常适合在行星际网络中应用.同时实验结果表明,两种译码算法均适用于在行星际网络中使用的AR4JA码.在此情况下,相对BP译码算法,最小和译码算法在损失较小增益的同时减少译码复杂度,更便于行星际网络探测器小型化需求.     

用于SFBC MIMO-OFDM系统的改进SLM算法

在空频编码(SFBC)多输入多输出正交频分复用(MIMO-OFDM)系统中传输符号存在较高峰均功率比(PAPR)问题,采用SLM算法能够有效降低系统峰均功率比,但随着发射天线数的增加,较多的快速傅里叶反变换(IFFT)会增加系统的计算复杂度,因此,构造F矩阵并提出了一种基于F矩阵SFBC MIMO-OFDM系统的改进SLM算法。采用F矩阵作为相位序列组对空频编码信号进行独立处理,获得最优相位序列取共轭,将共轭序列中每两个旋转因子为一个单位交换位置,并扰码SFBC后各天线的信号,以此减少了每根发射天线上的IFFT次数。理论和MATLAB仿真分析表明,该算法获得了良好的峰均比性能,同时也降低了系统的计算复杂度。