一种开关电源的时序控制电路设计

具有时序控制的开关电源正在毫米波系统中得到广泛应用。分析了时序控制的基本原理,对影响电源时序控制的各种因素进行了探讨,对现有的时序控制方案进行了分析,提出了开关电源时序控制的基本方法。基于以上方法,较全面地评估了时序控制电路的上电时序控制、掉电时序控制以及短路或过流保护控制。最后采用该方案设计了一个实验电路,仿真和实验电路测试结果表明,分析设计满足要求。     

深亚微米SoC芯片物理设计中基于串扰的时序收敛方法

当芯片设计进入深亚微米，串扰效应引起大量的设计违规，尤其是对时序收敛产生很大的影响。实际上串扰对电路时序性能的影响非常难估计，它不仅取决于电路互联拓扑，而且还取决于连线上信号的动态特征。文章从串扰延时的产生原因开始分析，并提出了在O．18μm及以下工艺条件下对串扰延时进行预防．分析和修复的时序收敛方法。     

深亚微米ASIC设计中的时序约束与静态时序分析

在现代深亚微米专用集成电路(ASIC)设计流程中,为使电路性能达到设计者的预期目标,并满足电路工作环境的要求,必须对一个电路设计进行诸如时序、面积、负载等多方面的约束,并自始至终使用这些约束条件来驱动电路设计软件的工作.文中介绍了设计中所需考虑的各种时序约束,并以同步数字系列(SDH)传输系统中8路VC12-VC4 E1映射电路设计为例,详细说明了设计中所采用的时序约束,并通过静态时序分析(STA)方法使电路时序收敛得到了很好的验证.     

一种基于机器学习的众工艺角延迟预测方法

在不同工艺角下,关键路径呈现显著差异,因此需要进行大量的静态时序分析,从而导致时序分析运行时间较长。与此同时,随着工艺尺寸的缩小,静态时序分析的精度问题变得不容忽视。本文提出一种基于机器学习的适用于众工艺角下的延迟预测方法,考虑工艺、电压和温度对时序的影响,利用基于自注意力Transformer模型对关键路径进行全局聚合编码,预测众工艺角下关键路径的统计延迟。在EPFL基准电路下进行验证,结果表明该方法的平均绝对误差范围为5.8%～9.4%,有良好的预测性能,可以提高时序分析的准确度和效率,进而缩短数字电路设计周期和设计成本。     

RapidIO交换芯片的静态时序约束设计

静态时序分析是目前通用的芯片时序验证的重要方法,其依赖于时序模型和时序约束。时序约束是检验设计电路时序的准则,好的时序约束可以正确地体现芯片的设计需求。针对RapidIO交换芯片中存在的多时钟域构成、高速通道的高速时钟频率要求,2x/4x绑定模式下多lane时钟同步等的特殊要求,以及较多的跨异步时钟处理存在的问题,文中提出一种多分组的全芯片时序约束,通过设置时钟定义、时钟组定义、端口延迟定义、时序例外和虚假路径等,以及修正和优化必要的setup time/hold time违例,解决RapidIO交换芯片静态时序分析中的时序违例等时序问题,实现时序收敛的目的。实验验证及流片测试结果表明,所有时序路径均满足时序要求,RapidIO芯片的时序约束设计正确、完备。     

一种用于微波系统的输入电压控制电路

随着射频技术的不断发展,微波系统对功率密度、可靠性的重视程度不断提高。以氮化镓为基础的微波功率器件的应用取得了很大的进步,对微波系统的供电时序也提出了更高要求。根据微波系统对脉冲电压及电源时序控制的要求,设计了一种电压控制电路,实现直流输入电压的脉冲输出和上电、掉电时序的控制,并通过实验电路对设计原理进行了验证。     

基于JK驱动方程的改进方法的电路自启动设计

时序逻辑电路的设计过程中,如何用JK触发器设计电路,设计好的电路是否能够自启动是必须考虑的问题,也是数字电子技术课程教学的重点和难点内容。文章结合实例,详细介绍了选用JK触发器设计同步时序逻辑电路时,利用次态卡诺图改进方法直接得出各触发器的最简驱动方程。验证电路是否能够自启动,如果不能自启动通过修改次态卡诺图的方法,实现用JK触发器设计能自启动的同步时序逻辑电路。     

数字集成电路时序优化策略

时序是数字时序电路的核心,时序得不到满足将直接导致电路不能正常、稳定地工作。随着人们对系统数据吞吐量要求的成倍增加,芯片的规模和复杂度也在不断上升,此时,时序成为数字电路频率上升的瓶颈。时序违例往往导致芯片开发不能顺利进行甚至流片失败,这是不能接受的。从前端RTL代码到逻辑综合过程,研究了数字芯片设计中的时序优化方法,为数字电路工程师和研究人员提供有益的参考。     

静态时序分析在高速FPGA设计中的应用

介绍了采用STA(静态时序分析)对FPGA(现场可编程门阵列)设计进行时序验证的基本原理,并介绍了几种与STA相关联的时序约束.针对时序不满足的情况,提出了几种常用的促进时序收敛的方法.结合设计实例,阐明了STA在高速、大规模FPGA开发中的应用.实践表明,随着数字设计复杂度的增加,在后端的时序验证环节,与传统的动态门级时序仿真相比,采用STA方法的优势在于可以全面、高效地完成验证任务.     

统计静态时序分析方法综述

随着纳米技术的进步，工艺参数波动给电路性能带来的不确定性愈发明显，成为影响集成电路设计的主要因素之一。为了对先进工艺下超大规模集成电路更准确地进行时序分析，现代计算机辅助设计工具通过概率分布来表征电路的时序行为，并提出了统计静态时序分析（Statistical static timing analysis,SSTA）的方法。为了提高SSTA的速度，各种各样的方法及模型被陆续提出来。本文对快速蒙特卡洛仿真法、离散数值法、查找表法、解析法这四类SSTA的加速方法展开研究并对其性能进行分析，介绍了SSTA最新的研究方向并对各种时序分析方法进行总结展望。     

器件尺寸对MOS器件辐照效应的影响

随着MOS器件的尺寸越做越小,其辐照效应也随即发生改变,对于小尺寸器件的辐照效应研究也就占据了一个非常重要的位置.对一些器件几何尺寸的辐照效应影响进行了综述.     

基于突发分组传输的OFDM同步算法研究

基于802.11a突发数据帧结构,分析了突发分组传输中OFDM同步算法的性能;对802.11a突发数据帧中的短训练符号结构作了改进,给出了相应的时频域估计算法;该算法有良好的定时相关特性,运算复杂度低,仿真结果表明该算法具有很好的定时和频偏估计性能.     

PMOSFET的NBTI效应

随着工艺的发展,器件尺寸的不断缩小,PMOSFET受负温度不稳定性(NBTI)效应影响而失效的现象愈来愈严重,NBTI效应的影响成为器件可靠性的一个焦点问题.本文综述了NBTI效应的产生机理、影响因素、减缓方法及其相关的一些前沿问题.     

基于训练序列的SC-FDE系统符号同步改进算法

针对单载波频域均衡系统的同步问题,采用不同的训练序列结构,提出两种新的定时测度计算方法,既避免SchmidlCox算法的峰值平台现象,又抑制Minn算法大量旁瓣的产生。仿真结果表明,无论在多径信道还是低信噪比下,改进同步算法具有更低的均方误差。而且第二种定时测度方法既简化计算又保持良好的同步性能,方便在工程实现中缩短定时所需的时间。     

基于多元LDPC码的迭代符号定时恢复

针对极低/低信噪比深空通信中传统符号定时恢复难的问题,本文提出了一种联合符号定时恢复与多元LDPC迭代译码的方案。该方案将Mueller& Muller符号定时恢复算法与迭代译码方法相结合,对符号周期内的动态时延进行校正。根据译码反馈信息的不同,迭代译码方法可分为基于译码硬信息和译码软信息两种迭代方法。仿真结果表明,在高阶调制、低信噪比和动态时延下,基于两种迭代方法的符号定时恢复算法均取得了接近于理想情况的性能,且收敛速度快,适合于工程实现。其中,由于基于译码软信息迭代的符号定时恢复算法保留了更完整的概率信息,因而性能更优。      

一种改进的LTE系统下行同步算法

LTE(Long Term Evolution)系统中,作为小区搜索的第一步,符号定时算法需要具备很强的鲁棒性。为了进一步增强现有符号同步算法的抗频偏性能,提出了一种优化的符号同步算法。该算法一方面保持已有分段相关同步算法的优点,同时考虑结合预频偏处理来进行符号定时与粗频偏的联合估计,再将多个相关运算集做叠加处理。理论分析和仿真实验结果表明,在多径信道下,所提算法在完成符号定时和粗频偏估计的同时,大大提高了系统抗频偏性能。     

HDB3编译码电路的FPGA设计

HDB3码(3阶高密度双极性码)保持AMI码极性反转的特点,减少连0串的长度,有利于提取定时信息,广泛用于数字通信系统中。针对现有HDB3编码器中存在编码复杂、输出延时长等缺点,设计一种统一位置判断和极性判断的HDB3编码器,并从实际应用出发,将误码检测和位同步提取融入译码器芯片中。仿真和实测表明,编译码功能正确,且相对延时较小、灵活性高,具有实用价值。     

Static timing analysis of high-speed boards

Static timing analysis, as is well known, is becoming an indispensable tool for the verification of IC designs. Less well-known is its applicability to the design of high-speed printed-circuit boards. Timing is the key to performance in today's designs. Given the soaring clock rates in the components of circuit boards, a faster transmission of signals from one component to another will improve system performance. It is impossible to analyze by hand every important signal path in a layout of any size; but static timing analysis is exhaustive and therefore a convenient method of ensuring that the design meets its timing requirements. Along with the higher clock rates come shorter signal rise times, which exaggerate reflections, distortions, overshoots, undershoots, and other transmission line effects. Static timing analysis systematically includes such effects in the timing verification. Many tools are available for static timing analysis on ICs and circuit boards. But Motive, from the Quad Design Group of Viewlogic Systems, Camarillo, Calif., tackles nearly the complete spectrum of electronic design, from application-specific ICs (ASICs) and field-programmable gate arrays to circuit boards and even systems consisting of daughter boards and backplanes. Motive's modularity-its ability to utilize a model created at one level of a design in the analysis of a higher level of the design-is one of its most useful features     

Power-aware hold optimization for ASIC physical synthesis

Hold timing closure is an important milestone at the physical design phase of every Application Specific Integrated Circuit (ASIC). Many approaches have been proposed by different researchers and commercial Electronic Design Automation (EDA) providers to fix hold timing violations, but there has been no effort to study the impact of each technique on power consumption. Nowadays, the rise of low power applications demand keeps pushing for the invention of new power reduction techniques. In this paper, we presented a novel approach for power consumption reduction by reducing the power increase seen during the hold timing optimization. A sample of 100 industrial post-CTS designs from different applications and fabrication process technologies (from 180 nm to 28 nm) was used to measure the ratios of Δpower/Δhold_timing and Δarea/Δhold_timing of each technique. The ratios were calculated after legalization and global routing to include not only the power/area added directly by the hold optimization, but also the power/area increases induced indirectly by the additional timing fixes needed after placement legalization and routing repair. By considering the impact on power consumption and area increase of each technique while optimizing the design we have reduced substantially the power increase and the area overhead caused by the hold fixing. Experimental results show a power reduction of 7%, and an area reduction of 1% on average, with a beneficial impact on hold timing and a neutral impact on setup timing.     

视频时序信号发生器的实现方法

阐述了一种新型视频时序信号发生器的实现方法,并提供了详细的设计结构图.通过软件配置不同的时序描述指令,该发生器中的指令解码器和指令跳转器将时序描述指令解码,产生相应的连续时序信号,包括小尺寸和超大尺寸显示设备的时序信号,以及不规则分辨率的时序信号.视频时序信号发生器可以输出多标准的视频格式,满足各种视频显示格式的要求.