基于超深亚微米IC设计的信号完整性研究

随着工艺尺寸的缩小，IC设计的两大趋势是设计更复杂和对产品的设计周期要求更苛刻。在超深亚微米IC设计中，设计的复杂性会导致SI(信号完整性)问题更加突出，从而会影响整个产品的设计周期。本文在此基础上提出了SI概念以及影响他的因素，并针对其两个主要影响因素crosstalk(串扰)和IR drop(IR压降)进行了分析讨论，并提出了解决的方案。     

IC封装设计极大影响信号完整性

IC器件的封装不是一个在IC芯片和外部之间的透明连接,所有封装都会影响IC的电性能.由于系统频率和边缘速率的增加，封装影响变得更加重要。在两种不同封装中的同样IC，具有两种完全不同的性能特性。     

超深亚微米高速互连的信号串扰研究

探讨了超深亚微米设计中的高速互连线串扰产生机制,提出了一种描述高速互连串扰的电容、电感耦合模型,通过频域变换方法对模型的有效性进行了理论分析。针对0.18μm工艺条件提出了该模型的测试结构,进行了流片和测量。实测结果表明,该模型能够较好地表征超深亚微米电路的高速互连串扰效应,能够定量计算片上互连线间的耦合串扰,给出不同工艺的互连线长度的优化值。     

深亚微米物理设计的挑战与方法

随着集成电路加工工艺技术向0．18微米或更小尺寸的继续发展，设计高性能的SOC芯片面对越来越大的挑战。几何尺寸越来越小，时钟频率越来越高，电压越来越低，上市时间越来越紧迫，因此设计复杂性迅速增加，互连线和信号完整性问题已成为影响设计成功的主要因素。现有的设计方法遇到了许多新的挑战。为了应对这些挑战，人们展开了深入的研究，提出了许多方法。本文将分析物理设计的挑战，回顾物理设计的方法，比较它们的优缺点，指出它们的适用范围，最后展望深亚微米物理设计的发展方向。     

超深亚微米IC设计中的天线效应

本文主要分析了超深亚微米集成电路设计中天线效应产生机理及其消除方法,同时还给出了天线比率的具体计算方法。将这些方法应用于雷达信号处理SOC芯片后端设计中,解决了设计中存在的天线效应问题,保证了一次流片成功。     

迎接深亚微米设计的挑战

迎接深亚微米设计的挑战Ｃａｄｅｎｃｅ　ＤｅｓｉｇｎＳｙｓｔｅｍｓ公司Ｂａｒｒｙ　Ｄ．Ｂｏｗｅｎ　　　随着设计逐渐向深亚微米领域转移，为设计者带来了一些重要的挑战。因为在此之前所展开的设计规划中，会遇到一些诸如不可预测的设计周期、巨大的设计重复数目、如...     

IC封装中互连线信号完整性的研究

随着电子芯片向着高密度、高频率和小体积化方向发展,IC封装的结构尺寸及其互连线系统在信号完整性、损耗等多方面影响着整个电路系统的可靠性。因此,对IC封装及其互连线电特性的分析显得尤为重要。文章以四列直插芯片封装外壳模型为设计实例,利用AnsoftQ3D软件提取了该封装模型的寄生电阻、电容和电感（RCL）,并结合Mult...     

超深亚微米工艺时代集成电路设计领域所面临的技术挑战

集成电路工艺加工能力的不断提高给设计工作带来了多方面需要解决的问题。本文主要探讨目前在集成电路设计领域各个方面的设计技术挑战和研究热点问题。     

深亚微米CMOS IC抗噪声ESD保护电路的设计

CMOS工艺技术缩小到深亚微米阶段，电路的静电(ESD)保护能力受到了更大的限制。因此，需要采取更加有效并且可靠的静电放电保护设计。文章提出了一种新型的ESD保护电路，以LVTSCR结构为基础，结合栅耦合技术以及抗噪声干扰技术。这种新型电路即使被意外触发也不会引起闩锁效应，提高了ESD保护电路的可靠性，实现了全芯片保护。     

超深亚微米设计中串扰的影响及避免

分析了在超深亚微米阶段，串扰对高性能芯片设计的影响，介绍了消除串扰影响的方法。     

基于Cadence平台深亚微米CMOS工艺设计套件开发

结合集成电路后端设计流程,以美国MOSIS多项晶圆（MPW）计划提供的台湾半导体制造（TSMC）的0.35微米CMOS工艺为例,对基于Cadence平台,开发用于高频、高速模拟和模数混合集成电路设计的设计套件（Design Kit）进行了讨论。     

高速PCB板设计信号完整性问题研究

信号完整性意味着比较纯净的数据，也就是说如果信号缺乏完整性就是数据受到不同程度的畸变。信号完整性在任何高速电路设计中都是很关心的问题。信号完整性故障会引起任意的信号跳变，导致把输入的畸变数据送入锁存，或在畸变的时钟跳变沿造成在错误的时间捕获数据。高速PCB设计中，信号完整性问题主要是由于电路的互连（导线、衬底、阱）而产生的。一条导线并不仅仅是电子的导体，在低频段时它是电阻器，在中频时它也是电容器，在高频时它变成了电感器，在甚高频时它就变成了天线。所有这些特性都会对信号完整性造成负面影响。那么如何…     

深亚微米芯片设计的研究

为了满足深亚微米芯片的高速性能,一方面要精确地定位电路各部分的延迟模型,另一方面必须把实际布图后互连延迟信息返标到逻辑综合环境。研究了亚微米芯片设计中的时序模型,线网的负载模型及ＥＤＡ工具上的实现过程,并给出了设计流程。     

超深亚微米单元工艺库快速表压缩方法

针对超深亚微米集成电路工艺库中的快速查表模型，提出了一种新的曲面拟合方法，实现了表压缩。从建立相应的数学模型入手，提出一种完备的表压缩方法。试验结果表明，在指定表大小的前提下，此压缩方法能在整体上得到相当小的偏差。     

IC高密度陶瓷外壳串扰对信号完整性的影响

在高密度陶瓷封装外壳设计中,遇到的包括单信号线的延迟、反射和多信号线间的串扰等噪声问题,以及电源完整性问题,这些问题都严重影响整个电子系统性能的信号完整性。基于高速电路传输线的信号完整性相关基本理论,通过测试和仿真的方法来研究传输线间近端串扰和远端串扰问题。对大规模集成电路外壳CQFP240M进行串扰测试分析,利用仿真软件CST建立微带线和带状线模型,仿真、测试分析相邻传输线间串扰大小的影响因素。根据仿真结果,提出降低串扰的方法,优化设计,提高传输结构性能。     

深亚微米芯片设计中相位噪声的讨论

文章以相位噪声（Jitter)为核心讨论芯片设计领域深亚微米效应理论，文章在介绍相位噪声的定义，定量描述，来源以及前人的研究工作耻，提出了建立相位噪声的软件仿真环境及给出相应判据的解决思路，以期指导高速发展的超大规模集成电路设计技术的提升。     

基于SPI的信号完整性案例分析

文中分享了一个在低频领域内的信号完整性案例,出问题的信号为1 MHz的SPI信号,通过对该案例的剖析,找出影响信号完整性的关键因素,即信号波形的上升时间。若信号上升时间变长,则案例问题解决;若信号上升时间变短,则案例问题复现。该案例是一款显控类产品,通过改变信号上升时间,可以直观反映出其对产品的影响。文中通过对案例产品的设计分析,结合传输信号的反射原理,得出在传输线一定的前提下,改变信号的上升时间是解决信号完整性问题的唯一途径,并总结得出一些低频领域的信号完整性设计要点。