卷积码编码原理的解释

现有的信息论与编码教材在介绍卷积码编码时通常是直接给出码的生成多项式或编码器的移位寄存器实现,没有将编码原理和卷积相联系.本文从离散时间系统引出卷积码编码器的移位寄存器实现,深入浅出地阐明了码生成多项式矩阵的由来及其重要性,同时采用计算离散时间序列卷积的方法求解编码输出序列,从而对卷积码编码的原理以及卷积二字的含义给予了更精准的解释和验证.     

LTE中咬尾卷积编码器的VHDL设计

咬尾卷积码编码具有不要求传输任何额外比特的优点,成为LTE通信系统中重要的编码方式。在介绍LTE物理信道结构的基础上,分析了咬尾卷积码编码器的编码原理,设计了咬尾卷积编码器的工作时序,然后基于Quartus-Ⅱ平台对咬尾卷积码编码器进行了VHDL设计,并利用Modelsim进行了波形仿真与验证。结果表明:采用VHDL设计方法实现咬尾卷积码编码具有设计灵活、修改方便的特点,能满足LTE通信系统的编码要求。     

基于FPGA的移动通信中卷积码编码器设计

卷积码是一种性能优良的差错控制编码。介绍了卷积码编码原理,基于FPGA利用VHDL硬件描述语言实现了一个（2,1,9）卷积码编码器。给出了仿真结果,并在FPGA器件上验证实现。仿真及测试结果表明,达到了预期的设计要求,并用于实际项目中。     

一种高速Viterbi译码器的优化设计及Verilog实现

文章设计了一种高速Viterbi译码器，该设计基于卷积码编码及其Viterbi译码原理，完成了Viterhi译码的核心单元算法的优化，并采用Verilog语言编程实现了卷积码编码器和译码器。仿真和综合的结果表明本文设计的译码器速率达50Mbit／s，同时译码器的电路规模也通过算法得到了优化。     

卷积码编码器和Viterbi译码器的FPGA实现

介绍了目前在数字无线通信中常用的一种向前纠错编码卷积码编码和Viterbi解码的原理，并采用TOP-DOWN的设计思想，利用相关的EDA工具软件进行设计。并将卷积码编码器、Viterbi译码器设计下载到Altera公司的FPGA芯片上进行仿真，得到了预期的设计结果。     

维特比译码及其纠错能力的研究

在现代数字通信系统中,纠错编码技术的作用是很重要的,本文以卷积码为例,分析了纠错码的原理,并利用matlab实现了卷积码的编码和解码,对卷积码纠错原理进行了仿真研究。     

卷积码编码及其Viterbi译码算法的FPGA实现

探讨了卷积码编码及其Viterbi译码算法的FPGA（Field-Programmable GateArray）实现,根据编码器的结构,分别采用了有限状态机转换的编码法和基于流水线结构的状态转换译码法,有效地提高了编译码的速度.最后给出了（2,1,2）卷积码的编码及其Viterbi译码算法的实验仿真结果。     

一种具有混合编码器结构的自适应HARQ机制

本文提出了一种具有混合编码器结构的自适应HARQ机制。该机制根据当前信道质量和业务对时延敏感性的要求,自适应调整编码模式。与传统的HARQ机制不同的是它采用了新的编码器结构,利用Turbo码编码器由两个递归系统卷积编码器构成的特点,实现了可调速率的卷积码和可调速率的Turbo码,减少了硬件实现所需的资源。     

基于FPGA的咬尾卷积码编码器的实现

在阐述咬尾卷积码编码器基本工作原理的基础上,提出了基于Verilog HDL语言设计(2,1,6)咬尾卷积码编码器的方法。给出了利用现场可编程门阵列器件设计的咬尾卷积码编码器电路,并进行了编译和波形仿真,综合后下戢到FPGA芯片StratixⅡGX:EP2SGX90FF1508C3中,测试结果表明该编码器具有实际的使用价值,更重要的是提高了无线通信系统的数据传输质量。     

级联编码及FPGA的实现

本文主要介绍了卷积码(2，1，7)和RS(255，223)级联编码的编码算法及FPGA的硬件实现。并分别具体介绍了卷积码和RS码的编码原理，通过FPGA设计电路实现编码过程，最后说明串型级联编码的应用优越性。     

通信系统中卷积码编解码器的VHDL实现

卷积码作为通信系统中重要的编码方式,以其良好的编码性能,合理的译码方法,被广泛应用。在阐述卷积码编解码器基本工作原理的基础上,给出了（3,1,2）卷积编码器和（2,1,1）卷积解码器的VHDL设计,在QuartusII环境下进行了波形仿真,并下载到EPF10K10LC84-3上进行了验证,其结果表明了该编解码器的正确性和合理性。     

基于忆阻循环神经网络的层次化状态正则变分自编码器

变分自编码器(VAE)作为一个功能强大的文本生成模型受到越来越多的关注。然而,变分自编码器在优化过程中容易出现后验崩溃,即忽略潜在变量,退化为一个自编码器。针对这个问题,该文提出一种新的变分自编码器模型,通过层次化编码和状态正则方法,可以有效缓解后验崩溃,且相较于基线模型具有更优的文本生成质量。在此基础上,基于纳米级忆阻器,将提出的变分自编码器模型与忆阻循环神经网络(RNN)结合,设计一种基于忆阻循环神经网络的硬件实现方案,即层次化变分自编码忆组神经网络(HVAE-MNN),探讨模型的硬件加速。计算机仿真实验和结果分析验证了该文模型的有效性与优越性。     

基于FPGA的卷积码的编/译码器实现

首先阐述了（2,1,2）卷积码的原理和维特比（Viterbi）译码的实现过程,并对编码器、Viterbi译码器进行了现场可编程门阵列（FPGA）设计和实现。仿真表明了设计模块的正确性,而且能够满足速度和精度的要求。其次对最大自由距离的非恶性卷积码在高斯白噪声（AWGN）信道下的误码率性能进行分析,通过Matlab仿真表明卷积码具有很强的纠错能力,当卷积码的约束长度增大时,其误码率逐渐降低。结果表明所设计的卷积码译码器输出时延小,占用资源较少。具有一定的实用价值。     

扩展卷积码生成矩阵的统一表述

针对在删除卷积码识别过程中缺乏对扩展卷积码先验认知的问题,提出了一种求解母码与扩展卷积码生成矩阵的统一表述方法。通过分析编码器输入输出关系的基本物理意义,先后以( n,1,m)、(n,k,m)作为母码,构建了其与扩展后编码器多项式系数的对应关系模型,归纳和证明了扩展卷积码生成矩阵的统一表述定理。验证结果表明：该定理能够对扩展卷积码生成矩阵实现快速计算,为遍历和重建删除卷积码的删除图样和母码生成矩阵提供方便。     

未来视频编码器的主流——软编码

首先介绍了高级视频编码器的市场需求,然后介绍了实时视频编码器的硬编码、软编码定义,并且结合当前的需求对常见的软编码器方案、硬件架构和软件框架都进行了分析,并对各方案的实现原理与特点做了介绍。随后,根据上述介绍对各个方案进行了比较。最后,对全文进行了总结,指出实时软件编码器将是未来的主流。     

卷积译码的维特比算法和实现技术

介绍了卷积编码、解码的原理及适用于卷积码和网格码维特比译码的编程技术,叙述了用德州仪器(TI)TMS32054CX实现维特比算法的过程。认为此基本方法可用于对任何卷积码进行解码和译码,比如序列译码等。     

接近香农限的编织卷积码设计与仿真

本文主要阐述了斜纹编织卷积码的编码结构、迭代译码以及活性距离和交织器对其误码性能的影响等基本概念。通过系统仿真,在AWGN信道下发现斜纹编织卷积码的系统性能与系统传输帧长和编码器个数都有很大的联系,其误码性能十分接近香农限,且没有错误地板效应。     

高性能时不变LDPC卷积码构造算法研究

该文基于由QC-LDPC码获得时不变LDPC卷积码的环同构方法,设计了用有限域上元素直接获得时不变LDPC卷积码多项式矩阵的新算法。以MDS卷积码为例,给出了一个具体的构造过程。所提构造算法可确保所获得的时不变LDPC卷积码具有快速编码特性、最大可达编码记忆以及设计码率。基于滑动窗口的BP译码算法在AWGN信道上的仿真结果表明,该码具有较低的误码平台和较好的纠错性能。     

TD-LTE系统咬尾卷积码译码算法研究

在TD-LTE系统中,要获得准确可靠的信道传输,就要在发送端采用差错控制编码。而卷积码作为一种前向纠错技术被应用于很多现代通信系统中,此外采用卷积码编码的数据在接收端通常都采用Viterbi译码来实现。首先介绍了咬尾卷积码编码原理,然后研究了译码的两种方法并在此基础上提出改进算法,最后通过性能仿真以及译码复杂度的比较来分析这三种译码算法。     

Turbo编码调制技术在物理层网络编码中的应用研究

在双向中继信道中,基于编码调制技术提出了一种Turbo编码调制技术(T-TCM)与物理层网络编码的联合实施方案.本方案采用了T-TCM,即将TCM中的卷积码用Turbo码代替,两个分量编码器用符号交织器分开.中继节点利用卷积码和网络编码的线性性质直接估计网络编码的码字,并在中继节点采用了基于符号的MAP译码算法.本方案将信道编码技术、调制技术以及物理层网络编码三者联合设计,不仅增加了无线网络的吞吐量,还提高了网络的频谱利用率.