用耦合的方向特性减少存貯器的噪音

字选择存贮器中数位线和与之相邻的读出线之间的耦合是存贮器设计者十分关心的一个现象。在很多情况下,如果不设法减少数位线和读出线之间耦合的影响,在写周期时读出线中所感应的数位噪音足以使读出放大器饱和及阻塞。本文提出一种消除读出放大器输入端噪音的方法,这种方法利用二平行传输线之间的耦合所固有的方向特性。     

磁心存储器读出放大器的设计(上)

在由 S-1型磁心材料制成的线选法存贮器的设计中基本问题是实现一个能满足多种性能要求的读出放大器。一般要求读出放大器对双向信号均具有稳定的增益,信号传送的延时小,避免直流电平的偏移,在数位脉冲(或禁止脉冲)干扰后的短时间内能恢复,鉴别电平稳定等。虽然有过很多有关读出放大器设计的文章,但就作者所知,对于一个处于“最坏输入形式”——一长串单向脉冲中夹有一串数位脉冲干扰下的4—6微秒的存贮器来说没有一篇特别合适的。本文讨论了对于具有所要求的存取周期的线选法存贮器的读出放大器的基本要求,给出了读出放大器的新线路、它的作用及设计。重点放在技术的改进和线路的提出上。对设计时采用过的几种其它方法也做了扼要介绍。作者对读出问题的可能发展途径也进行了探讨。     

磁心存储器读出线并组放大器

本文描述了以不同组数的读出线并组方式,对磁心读出放大器进行了设计。读出线并组放大器通过在不同机器上所做的实验数据表明,该技术是可行的。这种放大器的特点是以较少的元件为手段来提高放大器的可靠性。由于线性组件在工艺上难以避免的电参数误差而使放大器产生失调,因此采用了组件外引线的方法,把工艺上难度大的元件引到组件外面,以备对放大器灵活地进行匹配与调整,从而达到提高组件的成品率之目的。     

读周期为15毫微秒的磁膜存储器的放大器和驱动电路

本文介绍一个读周期为13.5毫微秒,写周期为60毫微秒,容量为4608单元的试验用不破坏读出磁膜存储器的放大器和驱动电路。读出和数位共线所带来的位噪音问题,由于在非线性平衡电路中采用了隧道二极管而得到解决。采用了抑制噪音的非线性负反馈读出放大器,从而进一步提高了信号噪音比。文章还讨论了字驱动电路,它能在50兆周的重复频率下工作,脉宽7毫微秒,脉冲电流达700毫安。     

单管单元MOS随机存储器的外围电路

采用单管和一个存储电容组成的MOS动态存储器的单元面积可以在2平方密耳以下。有用的读出信号非常小,通常采用平衡读出。在确定总面积、价格、性能和测试难度的时候,这种读出放大器和芯片上除存储矩阵之外的电路就变得越来越重要了。本文讨论了一个实际的4K随机存储器(RAM)设计中所用的一些关键的外围电路,该设计着重考虑了这些因素。在组成所用的读出放大器时,设计了“边缘校验”的可能性,它可以用来测试单元的存储电平和读出放大器的偏移,以此来保证存储器中适当的信号余量。     

4096字,一微秒的磁膜存貯器的设计

該存貯器由大量敷有磁膜的鋁板制成。它按线选择方式操作,用双向的数位电流进行写入。由扁导体組成的数字线和数位线互成正交地紧贴在板上,它們在整块连續的膜面上确定出存貯单元的位置。低阻抗的薄膜保証能以較低的成本实现线选擇。这里用普通的铁氧体存貯磁心做成选擇线路,用二極管矩陣引导电流进入被选中的线。读出和写入使用同一条数位线,它穿过存貯器的全部4096字。数位电流的干扰用一种特殊的平衡电路减为最小。     

用计算机来模拟存储矩阵的电气性能(上)

引言采用数学模型来模拟存储矩阵的电气性能的工作愈来愈受到存储器设计者的注意。下面将介绍存储器中的脉冲传送的一个简单模型的改进情况及如何用计算机程序来完成它。这个模型首先是根据一个简化了的数位读出共线的二维存储矩阵的性能而推导出来的。然后这个模型被推广到数位线和读出线分开的情况。最后,也讨论了它在三维矩阵中的应用。虽然数学理论是根据磁心存储器推导出来的,但也着重地指出了在这个数字模型推广到其他技术时     

三度三线方式磁心存储器

1.前言3度3线方式,即所谓的3 D-3 W 磁心存储器,是将原来的3度4线方式的读出线和禁止线共用,减少了一根磁心的穿线。因此它的缺点是使读出一禁止电路变得复杂一些。但下列各点比3度4线方式优越。(1)由于穿线简单,磁心体价格便宜。(2)磁心排列能高密度,因而可实现小型化,而且重量轻。     

二度半二线(2.5D2W)大容量磁心存储器

二度半二线大容量磁心存储器从功能上为计算机存储体系提供了很大的优点。设计这样一种存储器时存在许多困难,本文的目的就是解决这些困难,其中问题之一就是所谓“基准”噪音(pedestal noise)的抑制问题,这种噪音是由于那些读出-数位对线和其它元件特性的变化而引起的。一种具有定时控制和直流再生能力的变压器耦合基准噪音抑制线路,已经应用到131K字第二度半二线的磁心存储器中。该存储器已获得了满意的结果,它尽管使用了不用挑选的二极管和廉价的读出放大器,仍具有相当宽的工作域。     

一个16K单元动态随机存储器

本文叙述了一个16K 单元动态随机存储器(RAM),所有输入都与 TTL 相容,使用标准的16引线封装。存储单元为单管,单元面积为455μm~2。器件采用常规设计规则的 n-沟道两层多晶硅栅工艺。芯片尺寸为145×234mil~2。每64个存储单元用一个低功耗的读出放大器。采用一种特殊的再生方式,即256个读出放大器同时工作,因此,整个存储器可在64个地址周期内完成再生。     

PERM计算机的磁心存贮器

现已制成一台 PERM 机用的全晶体管化的磁心存贮器,其容量为2048个字,每字是51个二进位,存取时间为8微秒。它有一些有功于经济性和较大工作可靠性的特点(如存贮矩阵中读出线圈穿线方法的简化,新的有效的读出放大器线路扣广泛使用间歇振荡线路)都将分别详细说明。该存贮器没有温度调节,并且不使用 PWD 脉冲(写后干扰脉冲),可靠工作的温度范围为15℃至45℃或者更高一些。存储器中约有650个晶体管和2180个二极管。功率消耗总共约360瓦。     

高速计算机的几种元件线路

这里介绍几种工作在毫微秒范围内的线路,它们是大容量存储器用的读出放大器,带有非线性反向二极管反馈的共射放大器及晶体三极管-二极管逻辑线路。大容量存贮器用的读出放大器如图1所示。设计指标是元件少、对干扰不敏感而又有高的增益、响应时间短、允许元件有一定的误差和环境条件有一定的变动。     

大容量存贮器读出放大器

本文介绍一种高速大容量存贮器读出放大器集成电路的线路设计、工艺特点、及主要参数的测试,本产品在1001机13万容量存贮器中应用表明,此线路特性良好,亦可应用于其它存贮器中。     

基本读出放大器的设计

典型的读出放大器具有4个基本电路,如图6所示。达4个基本电路是放大器、门檻或检波器、选通和输出。每一基本电路的功能对于读出放大器整个性能都是重要的。     

应用集成电路化的双比较器作为磁心存貯器读出放大器——第一部分

应用集成电路化的双比较器作为磁心存贮器读出放大器的方法和优越性分两部分讨论。第一部分讨论基本比较器。第二部分讨论读出放大器电路。     

一个预先穿线的存储器

本文介绍一个灵活而又经济的预先穿线的半永久存储器,其容量为4096字,每字40位,工作周期为1微秒。利用在板上穿线的方法来存储信息,然后将板盖在铁氧体磁棒的矩阵上。假设在其中一条线中加电流脉冲,则在环绕磁棒的输出线圈中便感应出正或负的电压,以此来决定信息的读出。共采用八块板,每块板有512个字。可以将板从存储器中拆下,以便迅速简易地改变其存储内容。文中扼要地介绍了如何应用这种存储器的形式去设计串联开关线路的问题。     

一种自动增益放大器

磁鼓读出放大器是磁鼓存储器中的一个组成部份,磁鼓记录密度的提高,一方面受着磁鼓本身机械、电、磁性能的制约;另一方面与记录方式和读出放大器的性能也有一定的关系。本放大器的设计是想在已有磁鼓的条件下,一方面尽快把该磁鼓调试出来,用在109(乙)机上,为算题服务;另一方面是想对现有磁鼓做一些实验,看看是否有可能进一步提高磁鼓的记录密度。该放大器在有关同志的协助下已经做出来了,经实际应用,在解决磁头信号幅度的离散性及检出方式上有一定的效果,现将该线路介绍如下。     

交叉耦合电荷传递读出放大器

由于MOS集成电路有高集成度、低功耗和快速的特点,近年来有越来越多的计算机用MOS RAM作主存储器。目前的生产水平已达到每个芯片有4Kb存储单元和200毫微秒的存取周期。然而这种MOS RAM还不能满足计算机的要求,特别是在集成度上。要提高集成度,除改进工艺外就需要缩小存储单元的面积。所以在存储方案上,MOS RAM有一个向单管单元发展的趋势。制作单管存储单元RAM的困难在于存储信号经过存储点电容与读出线电容间重新分布电荷后,使信号变得非常小。因此,要求有一个非常灵敏的读出放大器才能检测出存储的信号。对于一个给定的读出线长(即每根位读出线     

适于制造动态RAM的V-MOS工艺

开发出一种七次光刻 V-MOS 工艺,用来制造有自对准V-MOS 晶体受及平面铝栅晶体受的动态 RAM。利用4微米设计规则的光刻制版技术时,单受单元的面积为150um~2。位线上的有效信号大于200mV。读出放大器和守线驱动器的设计制造表明,这些电路决定了字、位线的最小间距。本文最后介绍一种64K RAM,采用4微米设计规则,芯片面积21mm~2。     

采用n型硅栅工艺的1密耳~2单管存储单元

引言目前很多实验室正在研究单管存储单元和采用这种单元的硅片。在最近一次会议上的这方面的文章列于参考资料[1]～[5]。要想评价目前的进展,那就必须采用类似于逻辑电路测量延迟-功率乘积的这种方法来进行比较。为此,就提出了单元设计的品质因数和读出/再生放大器的品质因数。本文要讨论各种单元设计的原理。采用最佳设计的一种单元已经制成,并对这个制成单元的特性作了研究。还为1密耳~2的存储单元做成了以选通触发器原理为基础的读出/再生放大器。这种触发