一种U 波段鳍线单平衡混频器的设计

本文介绍了一种U 波段鳍线单平衡混频器的设计过程并给出了测试结果。混频器使用M/A-COM 公司的肖特基势垒二极管MA4E2037,整个电路制作在一块厚度为0.127mm 的RT-Duroid 5880 软基片上。射频端口采用鳍线过渡,本振端口通过波导-微带探针过渡,中频通过SMA 接头输出。测试结果显示,鳍线悬置微带线结构的混频器在本振为42 GHz, 射频在40～60GHz 范围内变化时,其变频损耗小于8.71 dB,本振到射频的隔离度大于25dB。     

基于倒扣技术的24GHz混合集成平衡混频器

介绍采用混合贴装倒扣二极管技术制造的新型24GHz平衡混频器，并对该混频器进行设计、仿真、加工和测试，它能提供中频100kMz时小于10dB的变频损耗，本振与信号之间优于35dB的隔离度，其结构特点利于大批量、低成本生产，适合汽车电子系统的需求。     

一种适用于零中频接收机的CMOS高ⅡP2混频器

讨论了混频器IIP2对于零中频接收机的重要性,对导致CMOS双平衡Gilbert混频器IIP2下降的因素进行了系统而深入的分析.在考虑电路的不匹配性和寄身参数的情况下,介绍了多种提高混频器IIP2的方法.同时,提出了一种鲁棒性非常好,并且适合低电源电压应用的高IIP2混频器结构:"交流耦合"混频器.该电路采用CMOS 90 nm工艺实现.仿真结果显示,该混频器可达到92 dBm的IIP2和9 dB的电压转换增益,在1.2 V电源电压下,功耗为9.6 mW.     

一种基于0.18-μm CMOS工艺的新型超宽频带毫米波混频器设计与分析

本文提出了一种超宽频带毫米波混频器电路.混频器采用分布式拓扑结构和中频功率合成技术,具有宽带宽和高转换增益.该混频器采用TSMC 0.18-μm CMOS工艺设计并制造,芯片总面积为1.67mm².测试结果表明:混频器工作频率从8GHz到40GHz,中频频率为2.5GHz时的转换增益为-0.2dB至4dB,其本振到中频端口和射频到中频端口间的隔离度均大于50dB.整个电路的直流功耗小于32mW.     

三毫米波亚谐波混频器研制

采用鳍线结构研制出三毫米波亚谐波混频器.混频的核心元件是反向并联的GaAs梁式引线肖特基势垒二极管对.根据亚谐波混频器对本振、射频和中频网络的要求,先用谐波平衡法分析出反向并联二极管对在本振信号单独激励下的大信号阻抗,由此设计出本振网络.然后模拟出该器件在大信号本振激励下的小信号射频输入阻抗,并由此设计出射频网络.中频网络采用微带线结构实现.该混频器工作在射频92～96GHz,中频8～12GHz,实测带内变频损耗小于19.1dB.     

一种基于先验信息的机载MIMO雷达发射方向图设计方法

在非均匀杂波背景下,针对旁瓣杂波抑制问题,该文提出一种基于先验信息的机载多输入多输出(MIMO)雷达发射方向图设计方法。该方法利用目标和杂波在空域和多普勒域的2维先验信息,以最大化雷达空时匹配滤波后的输出信杂噪比(SCNR)为准则,建立关于发射信号相关矩阵的优化代价函数,并采用半正定规划(SDP)方法进行求解。仿真表明,在非均匀杂波背景下,采用该文方法优化设计的发射方向图可有效提高空时2维匹配滤波后的输出信杂噪比。     

一种全搜索低功耗运动估计IP核的设计

根据全搜索块匹配算法,提出了一种解析度可调的高效低功耗运动估计IP核结构.该结构用于处理8×8宏块并且搜索区域为[-7,7].设计采用了蛇形寄存器组和二维脉动阵列结构,在提高计算速度的同时极大的减少了输入数据带宽.设计采用低功耗设计技术大幅减低了电路的功耗.IP核在FPGA上验证通过,该电路的工作频率在80 MHz的时候就可以满足帧率为25 frame/s和帧尺寸为720×576的视频序列的实时压缩处理要求.     

一种高精度双极型采样保持放大器的设计

设计了一种高精度采样保持放大器.采用6 μm高压双极工艺,优化了电路输入结构,弥补了实际工艺制作中因输入晶体管及偏置电阻不能完全匹配所带来的输出误差.测试结果显示,该放大器能在6 μs的时间内完成采样,可满足12位A/D转换器的精度要求.     

Ka频段宽带镜频抑制谐波混频器的设计

介绍了一种在Ka频段具有镜频抑制功能的四次谐波混合集成电路混频器的设计与实现.该混频器主要采用微带混合集成电路,由薄膜陶瓷基片制作.经测试,当中频固定在70 MHz,在射频大于4 GHz带宽内,变频损耗小于11.2 dB,镜频抑制度大于20 dB.     

一种高线性度CMOS混频器的设计

采用线性化技术改进的混频器结构提高了线性度.采用TSMC 0.18 μm RF CMOS模型进行了电路仿真.仿真结果:在电源电压为1.8 V时,输入三阶截断点(IIP3)为10.3 dBm,输入1dB压缩点(P-1dB)为-3.5 dBm,增益为9.2 dB,单边带噪声系数为17 dB.     

高线性度的CMOS下变频混频器的设计

采用正交反馈的跨导级设计了一种基于数字电视调谐芯片中的高线性度的下变频混频器,该混频器在3.3V的工作电压下,采用改进的Gilbert单元,使用基于Chartered0.25μm标准CMOS工艺进行流片测试,结果表明该混频器IIP3可达到15dBm,增益达到9dB。     

宽带混频器的优化设计

采用0.25μm GaAs赝配高电子迁移率晶体管(PHEMT)工艺设计并实现了一款单片宽带混频器.该混频器采用双平衡混频器结构,以串联的两个漏源相连的PHEMT作为环形二极管电桥中的二极管以提升混频器线性度.本振巴伦和射频巴伦均采用螺旋线式Marchand巴伦,为降低巴伦的幅度及相位不平衡度,采用遗传算法对巴伦的几何参数进行了优化设计.该混频器电路采用0.25 μm GaAs PHEMT工艺实现,芯片面积为1.5mm×1.1 mm.测试结果表明,当本振功率为20 dBm时,变频损耗小于7 dB,输入三阶交调点ⅡP3大于22 dBm.本振端口到射频端口和中频端口的隔离度均大于30 dB.     

一种2. 8～6GHz 单片双平衡无源混频器

采用WIN 0.15μm GaAs pHEMT 工艺研制了2.8~6 GHz 的片上双平衡无源混频器。混频器在本振端和射频端均采用不同尺寸的螺旋型Marchand 巴伦结构,不仅大大缩小了芯片尺寸,并且在没有外加补偿电路的情况下,在2.8 ~6 GHz 频带范围内均取得良好匹配。测试结果表明,混频器的变频损耗小于8 dB,射频端口反射系数小于-10 dB,LO 到RF 的隔离度大于40 dB,输入1 dB 压缩点大于10 dBm,输入三阶交调阻断点大于17 dBm。仿真与实测结果对应良好,芯片总面积为1.4 mm×1.1 mm。     

CMOS 混频器的设计技术

无线技术的发展对收发信机前端电路提出的新要求是：高的工作频率,低电压,低功耗,高度集成。混频器是射频前端电路中进行频率变换的十分重要的模块,主要介绍了CMOS混频器的基本工作原理,实现混频的一些常见结构。这些结构的优缺点。并介绍了当前CMOS混频器的主要电路设计技术以及作者在混频器跨导线性度分析方面进行的研究,文中还给出了作者设计的一个新型混频器的结构。     

宽带低噪声混频器的设计

文章利用安捷伦公司的ADS仿真软件,设计了一款应用于GNSS接收机射频前端的Gilbert混频器芯片,它的工作电压都为3.3V,中频输出口外接负载为800Ω,具有面积小、噪声系数低的特点。通过优化设计,在频率从1~1.6GHz的范围内,获得了超过15dB的转换增益,以及4dB的噪声系数,输入1dB增益压缩点(P-1dB)为-17dBm,功耗为29mW。     

5.8 GHz CMOS混频器设计

介绍了CMOS混频器主要技术指标的设计思路和技术.采用O.18 μm CMOS工艺,使用Agilent公司的ADS软件设计出一种5.8 GHz CMOS混频器电路,结果表明,工作电压1.8 V时,RF频率5.8 GHz,本振频率5.78 GHz,中频频率20 MHz下,转换增益7.3 dB、输入1 dB压缩点-8.3 dBm,噪声系数8.7,工作电流小于5 mA,该电路已交付流片.     

2 GHz下变频混频器的设计与实现

设计并实现了一个工作于2 GHz的下变频混频器.在混频器的设计与仿真过程中,同时考虑到了压焊线、焊盘、ESD电路的影响.并给出了在电路与版图设计过程中降低高频信号对其它信号影响的方法.测试结果表明,此混频器的增益为0.6 dB,IIP3为6 dBm,噪声系数NF为18.7 dB.     

一种基于DDS的改进信号合成电路设计

传统的信号合成电路利用DDS产生载波信号,再将原信号利用乘法器和加法器来进行合成.基于ROM查找表法和CORDIC算法,本设计提出了一种改进结构.仿真与分析结果表明,与原有电路结构相比,改进后的数字信号合成电路精度高、硬件开销小.