一种基于新型Precharge PFD的CMOS CPPLL设计

文章描述了一种基于新型无"过充"的边沿触发的鉴频鉴相器的CMOS电荷泵锁相环设计与仿真.电路设计基于UMC 2.5V 0.25μm CMOS工艺.Spice仿真结果显示,它可以实现快速锁定和较低的抖动性能.     

锁相环中高性能电荷泵的设计

设计了一种结构新颖的动态充放电电流匹配的电荷泵电路，该电路利用一种放电电流对充电电流的跟随技术，使充放电电流达到较好匹配，同时，在电荷泵中增加差分反相器，提高电荷泵的速度。采用Istsilicon 0．25μmCMOS工艺进行仿真，结果显示：输出电压在0．3—2．2V之间变化时，电荷泵的充放电电流处处相等。     

宽范围快锁定CMOS电荷泵锁相环的设计

通过研究分析电荷泵锁相环的电路结构,给出了一种应用于超高速ADC的电荷泵锁相环的设计方法。该方法采用动态PFD（鉴频鉴相器）结构和CSA（Current Steer Amplifier）构架的压控振荡器（VCO）结构。在基于3．3V、0．35μm标准工艺在Cadence环境下的仿真结果表明,其VCO的输出频率范围为35MHz～1．3GHz,电荷泵锁相环的功耗为32．68mw,锁定时间仅为2．2μs。     

一种应用于锁相环的线性化电荷泵电路

采用0.18 μm SiGe BiCMOS工艺,设计了一种线性化电荷泵电路,并对线性化电荷泵原理进行了分析.基于采样保持原理的充放电电路,配合特定时序逻辑电路,实现了较优的电荷泵线性化和锁相环鉴相杂散性能.该线性化电荷泵用于锁相环的闭环测试.结果表明,与非线性化电荷泵相比,闭环100 kHz频偏处相位噪声性能提升了 9...     

单片BiCMOS超高频接收机中锁相环的设计

集成电荷泵锁相环的接收芯片工作在ISM频段：290-470MHz,采用AMS0．8μm BiCMOS工艺,npn管的特征频率为12GHz,横向pnp的特征频率为650MHz。锁相环中鉴频鉴相器和电荷泵的设计方案基本消除了死区。压控振荡器采用LC负阻结构,中心振荡频率为433MHz,调谐范围为290-520MHz,频偏为100kHz时的相位噪声约为-98dBC／Hz．分频器采用堆叠式结构以降低功耗,PLL在5V的工作电压下功耗仅为1．4mA。     

一种适用于NRZ数据的时钟数据恢复电路

提出了一种基于传统电荷泵锁相环结构的时钟数据恢复电路.采用一种适用于NRZ数据的新型鉴频鉴相器电路,以克服传统鉴频鉴相器在恢复NRZ信号时出现错误脉冲的问题,从而准确地恢复出NRZ数据.同时,对其他电路也采用优化的结构,以提高时钟数据恢复电路的性能.设计的电路可在1.1 V超低电压下工作,适合RF ID等需要低电压、低功耗的系统使用.     

电荷泵PLL中PFD的设计

在电荷泵锁相环CP-PLL原理分析基础上,对其重要的组成模块鉴频鉴相器(PFD)进行了详细的理论分析和电路设计.在VCO的动态范围内,可实现任意频率误差下的快速频率跟踪,并最终实现零相位锁定.和一般的鉴相器比较,PFD工作在大的范围(-2π～ 2π),实现零相位误差.电路通过了基于上华0.5μmCMOS工艺的HSPICE模拟仿真验证,得到在5V电源电压和27MHz/s的参考频率下,PFD的增益Kpd为5/4πV/rad.     

电荷泵锁相环中相位噪声的抑制和讨论

旨在介绍一种抑制电荷泵锁相环(CPPLL)中相位噪声(Jitter)的电路结构。文章在分析CPPLL对Jitter抑制原理的基础上，指出Jitter虽然无法被环路自身的跟踪作用根除，但却可以通过对鉴频鉴相器(PFD)的改进而得到较好地抑制。为了验证改进电路的效果，文中给出了实验数据，实验结果证明新的电路结构可以较好地抑制Jitter。     

高性能CMOS鉴频鉴相器和电荷泵的设计

在最近几代通信系统设计中,锁相环已经成为实现频率合成器的标准方法.采用TSMC0.18μm CMOS工艺,设计了一款应用在芯片级铷原子钟3.4 GHz激励源中的鉴频鉴相器和电荷泵电路.鉴频鉴相器由两个边沿触发、带复位的D触发器和一个与门组成.为了消除死区,在复位支路又加入了延时单位.电荷泵采用电流镜结构设计,有效地抑制...     

一种高性能鉴频鉴相器的设计

分析了电荷泵型锁相环中鉴相器和电荷泵的非理想因素及优化设计方法。基于台积电公司(TSMC)0.35μm 2层多晶硅4层金属(2P4M)CMOS工艺,设计了一种低杂散的鉴频鉴相器结构,该结构通过"自举"的方法,用单位增益放大器使充放电前后开关管各节点处的电压保持不变,从而消除了电荷共享的影响,减小了鉴相器的输出杂散。仿真结果表明相比于传统鉴相器结构,该鉴频鉴相器有效抑制了电荷共享问题,电荷泵开关管开启时的充放电电流尖峰大大减小了,鉴相前后的电压波动小于200μV,脉冲尖峰仅为3.07 mV,有效降低了鉴频鉴相器的输出杂散。     

显示控制CMOS锁相环频率合成器设计

从工程的角度出发,设计了一个应用于显示控制芯片的新颖实用的CMOS锁相环频率合成器.详细论述了系统设计的关键问题,研究了电荷泵充放电电流匹配、精度和输出电压等工程设计问题,并对环路滤波器的计算和仿真以及压控振荡器的噪声性能进行了研究.采用1st Si 0.25μm的CMOS混合信号工艺对整个电路系统进行了带版图寄生的后仿真,仿真结果表明锁相环频率合成器设计的正确性.     

基于电感电容振荡器的电荷泵锁相环的设计

设计并实现了一种采用电感电容振荡器的电荷泵锁相环,分析了锁相环中鉴频/鉴相器(PFD)、电荷泵(CP)、环路滤波器(LP)、电感电容压控振荡器(VCO)的电路结构和设计考虑。锁相环芯片采用0.13μm MS&RF CMOS工艺制造。测试结果表明,锁相环锁定的频率为5.6～6.9 GHz。在6.25 GHz时,参考杂散为-51.57 dBc;1 MHz频偏处相位噪声为-98.35 dBc/Hz;10 MHz频偏处相位噪声为-120.3 dBc/Hz;在1.2 V/3.3 V电源电压下,锁相环的功耗为51.6 mW。芯片总面积为1.334 mm2。     

一种宽频率范围电荷泵锁相环快速锁定方法

以一种适用于现场可编程门阵列(FPGA)芯片的宽频率范围电荷泵锁相环(CPPLL)为例,介绍了一种通过添加简单辅助电路来减小锁相环(PLL)上电锁定时间的方法.该方法在传统电荷泵锁相环的基础上添加了预充电电路,可以大大减少压控振荡器控制电压(VCIRL)拉升的时间.除此之外还添加了频率比较电路,将较宽的频率范围分成若干...     

基于数字锁相环的宽带频率源设计

介绍了数字锁相环路的基本原理,分析了集成锁相环芯片ADF4107的性能,采用其设计出一种具有多个频道的宽带频率合成器,它具有结构简单、稳定性好、精度高、易实现等特点。     

一种基于CMOS工艺的电荷泵锁相环芯片的设计

实现一个电源电压为5 V时捕捉范围为41~110 MHz,为3 V时捕捉范围为25~58 MHz的电荷泵锁相环(CPPLL)。给出了系统设计组成各部分的门级或者晶体管级原理图与分析设计,重点在VCO部分的参数设计以及环路滤波器的参数设计。采用0.5μm标准CMOS工艺,Cadence Spectre软件仿真证明,该系统具有良好的线性特性和捕捉时域特性。     

某接收机测试台系统设计

介绍某接收机测试台设计方案、主要技术特点及实现方法。     

基于CMOS工艺的622 MHz电荷泵锁相环设计

设计了由饱和区MOS电容调谐的环形压控振荡器(RVCO),并将其用于电荷泵锁相环(CPPLL)电路,其中电荷泵部分采用了能消除过冲注入电流的新型电荷泵电路,并采用SmartSpice软件和0.6μm混合信号的CMOS工艺参数进行了仿真。仿真结果表明,此锁相环的锁定时间为5.2μs,锁定范围约为100 MHz,输出中心频率622 MHz的最大周对周抖动为71ps,功耗为198 mW。此电荷泵锁相环电路可以应用于STM 1和STM 4两个速率级别的同步数字体系(SDH)系统。     

电荷泵锁相环的全数字DFT测试法

以电荷泵锁相环为对象,提出了针对电荷泵锁相环各个模块的不同测试方法,着重论述了如何在一个完整的测试方案中把不同的测试方法结合起来--即采用电荷泵锁相环的全数字可测试性设计(DFT)法.这种测试方法简单、成本较低,具有较高的开发价值.