Verilog到Java在线翻译器Verilog2Java的设计与实现

为实现Verilog语言的跨平台操作,完成软硬件之间的协同设计验证,提出了在线翻译器Verilog2Java的设计思路。通过对Verilog和Java语言的比较,首先设计出一组从Verilog到Java的翻译规则,然后采用B/S结构,将已定义的规则加载到配置好的Eclipse工作环境下,再到数据库中执行相应的查询操作,最终生成功能等价的Java目标代码。结果表明:该翻译器经多次实例验证,可完成预期的设计功能。     

Verilog到Java翻译器VtoJ的设计与实现

提出了一种将硬件描述语言Verilog转换到Java代码的设计方法,给出一组从Verilog到Java的转换规则。通过设计一个VtoJ翻译器完成自动转换功能,实现软硬件系统的协同仿真。     

Verilog-VHDL翻译器设计与实现

在对Verilog和VHDL两种语言进行全面分析比较的基础上，依据统一的模拟时序模型和设计引用层次，采用模拟语义制导的方法完成从Verilog描述向VHDL描述的翻译转换．在保持功能等价和可综合性的同时，减少对语法和描述风格的限制．最后给出一些典型翻译实例．     

′97 Model收入增长61％

1988年3月2日,明导资讯有限公司的全资子公司Model Technology公司宣布其1997年总收入比1996年增长了61％,在VHDL和混合HDL仿真领域处于领先地位。 Model Technology公司VHDL与Verilog仿真产品的增长超过了工业增长率。1997年,Model Technolngy公司的ModelSim/VHDL产品的销售比1996年增长了46％,而其Verilog产品ModelSim/VLOG的销售则增长了228％。     

Verilog到C翻译器的设计与实现

介绍了一种将Verilog硬件描述转化到等价C／C＋＋代码的自动翻译器的实现过程，并给出了简化Verilog行为模型的疗法、非阻塞赋值串行化的优化算法和一些访存优化原则。该方法没计的翻译器的生成代码可直接由C/C＋＋编译器汇编成可执行程序后进行仿真。采用龙芯RTL作为系统输入的测试表明，该方法的仿真速度可比一般仿真软件有成倍的增加，并能在系统评估和分析上发挥显著的成效。     

Petri网到VHDL的翻译器设计与实现

研究了如何用CONPAR语言对Petri网图形进行描述,来获得Petri网模型对应的等效文本文件;然后设计了由Petri网文本文件到VHDL转换的文法规则及对应的语义动作源文件,并由编译工具YACC自动生成Petri网到VHDL转换的语法分析器;语法分析生成的中间代码是一棵抽象语法树,可以自顶向下遍历此抽象语法树,并按照相应的语义规则,通过比较Petri网文本描述和VHDL代码的差别生成VHDL目标代码;由此实现了Petri网到VHDL的翻译器,为基于Petri网的并行控制器的自动硬件实现提供了一种快速有效的方法。     

Verilog与VHDL时序控制机制比较及转换方法

Verilog和VHDL都是基于通用逻辑模拟的，但二者在时序控制机制上存在着明显的差别，且采用的模拟时序模型亦不相同。在将Verilog描述转换为具有等同模拟行为的VHDL描述时，必须首先保证时序控制机制转换的正确并设法消除二者在模拟时序模型上的差别。该文结合行为级时序模型对Verilog和VHDL的时序控制机制进行比较，在此基础上提出行为级verilog描述向VHDL转换的方法。经在已完成的Verilog-VHDL转换程序中应用，证明了其正确性。最后给出转换实例及模拟比较结果。     

基于Handel-C语言的FPGA设计

对于以ISO/ANSI-C为基础的程序设计语言Handel-C,可利用CeloxicaDK设计工具将Handel-C的源代码编译成能直接针对FPGA目标的网表(Netlist),而无需VHDL/Verilog的中间步骤,最后利用FPGA布线工具直接将Netlist下载到FPGA上.文中在分析Handel-C语言的FPGA开发流程的基础上,将Handel-C与VHDL设计进行对比分析,揭示了Handel-C在电路算法级设计方面的优势,而且设计效率也大大提高.     

FPGA未来之路

随着FPGA的芯片密度超过10万门,FPGA的设计越来越接近于ASIC设计。为了提高开发效率,增加已有成果的可继承性,同时缩短开发周期,在FPGA设计中,己经大量使用了HDL语言(包括VHDL语言和Verilog语言),这样做可以大大降低     

自制CPLD实验板

一、引言随着电子技术的发展,越来越多的电子产品在设计中使用了可编程逻辑器件来代替传统的数字电路,简化了电路结构,提高了系统的可靠性和保密性。由于CPLD采用VHDL或Verilog HDL语言以编写软件的方式来实现硬     

基于PCI的嵌入式系统TDM接口设计

PCI总线是在通讯领域广泛使用的总线技术，本文探讨了在基于PCI总线的嵌入式系统中，一种TDM(时分复用)接口的设计办法，该设计采用verilog HDL实现，可以嵌入到专用系统的SOC设计中去。     

设计可综合状态机几种状态编码方式的比较

本文介绍了采用Verilog硬件描述语言设计有限状态机时几种常用的状态编码方式，并结合有限状态机的设计例子来比较各编码方式。     

利用YAY最终解决VHDL中歧义文法问题的方案

提出了一种使用新的编译器产生工具YAY来编写VHDL语法分析器的方法,实践表明,用这种方法设计的语法分析器完全解决了VHDL中歧义文法的问题而且其对应的代码效率较高,可读性较好。     

高级综合前的检查和转化

Talent2000中VHDL文件的编译中间结果用于综合和模拟,VHDL是面向模拟的语言,并不是所有的VHDL语句都可以综合,在一个实用化高级综合系统中,除了根据可综合子集检查VHDL源描述之外,还要求可综合VHDL描述具有一定的风格。在进行高级综合前,必须对VHDL文件编译的中间结果进行处理,包括语句可综合性检查、VHDL描述的可综合性风格检查、循环语句展开和子程序内联。该文给出了要求VHDL描述具有可综合性风格的原因,实现了面向高级综合的检查、循环语句的展开和子程序内联。     

VHDL语言中配置语句的使用探讨

配置是VHDL语言的一个基本设计单元,用来为设计实体指定综合或仿真时采用的结构体。论文结合教学实际讨论了VHDL语言中配置语句的常用的三种用法：默认配置、元件配置和结构配置。论文首先论述了每种配置语句的格式,然后以数字电路中的半加器和全加器的VHDL描述为例,说明每种配置语句格式的使用方法。最后对论文内容进行归纳并得出几点结论。论文对VHDL语言教学及基于VHDL层次化电路设计都具有一定的指导意义。     

VHDL语言中配置语句的使用探讨

配置是VHDL语言的一个基本设计单元,用来为设计实体指定综合或仿真时采用的结构体。论文结合教学实际讨论了VHDL语言中配置语句的常用的三种用法:默认配置、元件配置和结构配置。论文首先论述了每种配置语句的格式,然后以数字电路中的半加器和全加器的VHDL描述为例,说明每种配置语句格式的使用方法。最后对论文内容进行归纳并得出几点结论。论文对VHDL语言教学及基于VHDL层次化电路设计都具有一定的指导意义。