高效结构的多输入浮点乘法器在FPGA上的实现

传统的多输入浮点乘法运算是通过级联二输入浮点乘法器来实现的,这种结构不可避免地使运算时延和所需逻辑资源成倍增加,从而难以满足高速数字信号处理的需求。本文提出了一种适合于在FPGA上实现的浮点数据格式和可以在三级流水线内完成的一种高效的多输入浮点乘法器结构,并给出了在Xilinx公司Virtex系列芯片上的测试数据。     

多输入浮点加法器算法研究

本文介绍了浮点加法器（FPA）的基本运算步骤,归纳阐述了传统的多输入浮点加法器算法,提出了一种改进的并行多输入浮点加法器算法。采用这种改进的算法可以有效地提高运算速度并减少逻辑资源。     

快速浮点加法器的FPGA实现

讨论了3种常用的浮点加法算法，并在VirtexⅡ系列FPGA上实现了LOP算法。实验结果表明在FPGA上可以实现快速浮点加法器，最高速度可达152MHz，资源占用也在合理的范围内。     

高吞吐率浮点FFT处理器的FPGA实现研究

受浮点操作的长流水线延迟及FPGA片上RAM端口数目的限制,传统H可处理器的吞吐率通常只能达到每周期输出一个复数结果。本文用FPGA设计并实现了一种高吞吐率的IEEE754标准单精度浮点FFT处理器,通过改进蝶形计算单元的结构并重新组织FPGA片上RAM的访问,该处理器每周期平均可输出约两个复数计算结果,吞吐率约为传统FFT处理器吞吐率的两倍。对于1024点FFT变换,可在（512＋10）＊10=5220周期内完成。     

浮点加法器电路设计算法的研究

介绍了浮点加法器电路设计的基本算法,阐述了近年来有关浮点加法器电路设计算法研究的成果。对目前所普遍采用的Ｔｗｏ－Ｐａｔｈ算法及其改进算法进行了详细地分析。描述了快速规格化的关键技术——前导１的预判的基本原理。最后提出了一种进一步改进Ｔｗｏ—Ｐａｔｈ算法的方案。     

浮点LMS算法的FPGA实现

浮点LMS算法的FPGA实现是自适应天线阵工程设计中的关键技术。本文提出了一种在FPGA内实现浮点LMS算法的方法,该方法采用三级流水线操作的方式,兼顾算法的精度和动态范围。仿真结果表明,该方法能有效利用FPGA的逻辑资源,保证运算速度,满足系统的实时性。     

FPGA上浮点加/减法器的设计

浮点加减运算是现代数字信号处理应用中非常频繁的操作,介绍了字长为20位的TIDSP浮点数在VirtexTM-E系列FPGA上的实现,这种设计在用三拍实现浮点加减运算时,速度达到了80M以上。     

并行浮点加法器架构与核心算法的研究

考虑到浮点运算在图形处理中的重要作用,依据速度和面积的优化原理,文章从两个方面对FAU结构中最复杂的双精度浮点加法进行了研究。其一:在结构上采用了三条相互并行的主线,设计了一种尽可能并行处理的三级浮点流水结构,极大地提高了运算的速度,节约了芯片资源;其二:对结构中制约浮点加法速度的关键运算——尾加和移位操作进行了创新设计与实现,并就设计的先进性和高速性与传统设计进行了参数比较和综合分析。     

快速浮点加法器的全定制设计

描述了一个流水线运行的、符合IEEE 75 4单精度浮点标准的加法器的全定制设计。该浮点加法器的设计基于SMIC 1 .8V 0 .1 8μm 1p6mCMOS工艺 ,将应用于高性能 32位CPU的浮点运算单元中。该设计在研究快速实现算法结构的基础上 ,采用全定制的电路及版图设计方法 ,提高了浮点加法器的工作速度 ,降低了芯片功耗 ,并通过减少芯片面积 ,有效降低芯片量产时的成本     

基于流水线结构的浮点加法器IP核设计

浮点加法运算是浮点运算中使用频率最高的一种运算.本文采用了五级加法器流水线结构,并使用Verilog HDL硬件描述语言对其进行编码.利在使用SMIC 0.18um CMOS工艺库进行综合,工作频率能达到500MHz.     

浮点乘累加处理单元的FPGA实现

稀疏矩阵向量乘（Sparse Matrix—Vector Multiply，SMVM），形如Ab=x，在科学计算、信息检索、数据挖掘等领域中都是重要的计算核心之一。在基于FPGA实现的SMVM系统中，其底层基本处理单元（Processing Element，PE）的主要功能，是对单精度浮点输入进行乘累加运算。本文针对SMVM算法的特点，提出浮点乘累加PE的设计方案，并在Vimex4 LX60上加以实现，工作频率达到123．6MHz。     

系统中浮点乘累加PE的设计与实现

稀疏矩阵向量乘(Sparse Matrix-Vector Multiply,SMVM),形如Ab=x,在科学计算、信息检索、数据挖掘等领域中都是重要的计算核心之一。稀疏矩阵中非零元素的稀疏性,使得在微处理器上实现该类运算时,存在Cache缺失率高等问题,导致性能并不理想。针对该问题提出了基于FPGA实现SMVM运算系统的新思路,对系统功能进行了软硬件划分,并完成了系统中硬件浮点乘累加处理单元(ProcessingElement,PE)的设计与实现。目标器件为Virtex4LX60,工作频率达到123.6MHz。     

浮点加法运算器前导1预判电路的实现

提出了一种应用于浮点加法器设计中前导1预判电路(LOP)的实现方案。此方案的提出是针对进行浮点加减运算时,尾数相减的结果可能会产生若干个头零,对于前导1的判断将直接影响规格化左移的位数而提出的。前导1的预判与尾数的减法运算并行执行,而不是对减法结果的判断,同时,并行检测预判中可能产生的1位误差,有效缩短了整个加法器的延时。LOP电路设计采用VHDL语言门级描述,已通过逻辑仿真验证,并在浮点加法器的设计中得到应用。     

A Hardware Implementation of a Genetic Programming System Using FPGAs and Handel-C

This paper presents an implementation of Genetic Programming using a Field Programmable Gate Array. This novel implementation uses a high level language to hardware compilation system, called Handel-C, to produce a Field Programmable Logic Array capable of performing all the functions required of a Genetic Programming System. Two simple test problems demonstrate that GP running on a Field Programmable Gate Array can outperform a software version of the same algorithm by exploiting the intrinsic parallelism available using hardware, and the geometric parallelisation of Genetic Programming.     

过程性纹理映射的FPGA动态生成

在FPGA可编程硬件平台上设计实现了基于珀林噪声函数的过程性纹理生成算法.该算法充分利用了FPGA硬件设计的优势,针对这一算法基于像素密集求解的特点,更快、更好地进行设计实现.利用该算法可以实时地生成许多不同的自然材质或现象的纹理,如木料、云石、云朵等,其纹理可以随时间动态变换,以产生真实的运动效果.文中采用了一种新的珀林（Perlin）噪声函数,以充分应用硬件电路的结构特点,耗费较少的硬件资源,达到各种运算单元（如加法和乘法）模块的组合和高度复用.     

Rijndael加密算法在低成本FPGA上的实现

论文介绍了Rijndael加密算法的不同硬件实现方式。为了兼顾硬件资源和电路性能两个方面,根据XilinxFPGA内在的结构特点,设计采用了inner-round流水线结构,利用了FPGA的内置RAM和丰富的寄存器资源,在消耗很少资源的情况下获得了极高的加密速度。