基于片上网络的系统芯片测试研究

文章介绍了基于片上网络对系统芯片进行测试的原理和实例，这是一种新的设计方法。首先讨论了未来系统芯片存在的各方面测试挑战，并提出了基于片上网络结构的解决方案。其次，在OSI网络堆栈参考模型的基础上．提出了面向测试的片上网络协议堆栈以及对应的测试服务。最后，介绍了基于片上网络的模块化测试方法。     

A Methodology for Architecture Exploration of Heterogeneous Signal Processing Systems

We present a methodology for the exploration of signal processing architectures at the system level. The methodology, named SPADE, provides a means to quickly build models of architectures at an abstract level, to easily map applications, modeled as Kahn Process Networks, onto these architecture models, and to analyze the performance of the resulting system by simulation. The methodology distinguishes between applications and architectures, and uses a trace-driven simulation technique for co-simulation of application models and architecture models. As a consequence, architecture models need not be functionally complete to be used for performance analysis while data dependent behavior is still handled correctly. We have used the methodology for the exploration of architectures and mappings of an MPEG-2 video decoder application.     

一种基于Mesh结构的新型层次化片上网络拓扑结构

针对片上网络(NoC)较远距离节点路由跳数较大导致的网络功耗和面积过大问题,该文通过分析Mesh和集中式Mesh(CMesh)结构特性,提出一种基于Mesh的新型层次化CHMesh结构。该结构分两层,底层以Mesh方式互连,并划分为多个路由区域,以保证邻近节点的通信需求,上层以CHMesh方式通过中间节点将底层各个区域进行互连,以降低网络直径。设计了针对性最短路径CHXY路由算法,该算法复杂度低,能够避免死锁。性能分析和仿真实验表明,在非均匀流量模式下,CHMesh结构的吞吐量比传统Mesh和Ref-Mesh分别提高约60%和10%,在较大规模片上网络中更有优势。     

Statistical estimation and evaluation for communication mapping in Network-on-Chip

In order to exploit the advantages in on-chip communication introduced by Network-on-Chip, many optimization algorithms have been proposed for a joint optimization on power and performance in communication mapping and routing. However, the optimality of solutions relative to these algorithms has been neglected in previous studies. To this problem, this paper proposes an early estimating approach to evaluate the optimality of the solutions for the first time. This approach is based on a statistical property that the overall solutions in solution space conform to a quasi-Gaussian distribution, which can be previewed by two parameters with a computation complexity of O(n⁴) as presented. The generality of our proposed approach makes itself extensible to other on-chip network options. Experiments on real and synthetic application benchmarks demonstrate an average error ratio less than 7% which tends to be even smaller when problem scales up. These results validate our early estimating approach on optimality evaluation as credible and efficient to boost its utility in the promising Network-on-Chip design.     

基于拓扑划分的片上网络快速映射算法

该文针对片上网络建立了以能耗和流量均衡为优化目标的映射模型,提出一种基于拓扑划分的快速映射算法(TPBMAP)。该算法不仅考虑芯片的布局特性从而产生规整的拓扑,还采用虚拟IP核技术修正通信核图以完成IP核和网络节点数不等的映射;通过引入以流量均衡为目标的优化模型同时将通信量大的IP核映射到拓扑边缘区域,有效地降低了网络中心的流量;采用迭代的拓扑划分方法以及将通信量大的IP核映射到网络相邻位置,可快速完成低能耗映射。仿真结果表明,相比现有算法,该文提出的算法在映射速度、全网能耗以及网络中心流量等方面有较大优势。     

片上网络通信架构的BIST测试方法

为了保证NoC(network on chip,片上网络)中IP核之间的正确通信,需要对片上网络通信架构进行测试。本文针对Mesh NoC的功能测试,提出了一种测试通信架构的BIST(built-in self test,内建自测试)方法。该方法在NI(network interface,资源网络接口)中添加BIST模块TPG(test pattern generator,测试向量产生器)和TRA(test response analyzer,测试响应分析器),利用TPG产生测试数据,TRA分析测试响应,来实现通信架构的测试过程。实验结果表明,该方法在增加面积开销较小的情况下,不仅降低了测试成本,还降低了测试时间。     

SRNoC: A novel high performance Shared-Resource routing scheme for Network-on-Chip

This paper proposes a novel Shared-Resource routing scheme, SRNoC, that not only enhances network transmission performance, but also provides a high efficient load-balance solution for NoC design. The proposed SRNoC scheme expands the NoC design space and provides a novel effective NoC framework. SRNoC scheme mainly consists of the topology and routing algorithm. The proposed topology of SRNoC is based on the Shared-Resource mechanism, in which the routers are divided into groups and each group of routers share a set of specified link resource. Because of the usage of Shared Resource mechanism, SRNoC could effectively distribute the workload uniformly onto the network so as to improve the utilization of the resource and alleviate the network congestion. The proposed routing algorithm is a minimal oblivious routing algorithm. It could improve average latency and saturation load owing to its flexibility and high efficiency. In order to evaluate the load-balance property of the network, we proposed a method to calculate the Φ which represents the characteristic value of load-balance. The smaller the Φ, the better the performance in load-balance. Simulation results show that the average latency and saturation load are dramatically improved by SRNoC both in synthetic traffic patterns and real application traffic trace with negligible hardware overhead. Under the same simulation condition, SRNoC could cut down the total network workload to 48.67% at least. Moreover, SRNoC reduces the value of Φ 45% at least compared with other routing algorithms, which means it achieves better load-balance feature.     

PowerAntz: Ant behavior inspired power budget distribution scheme for Network-on-Chip systems

In Network-on-Chip (NoC) based complex system design on-chip power management is a challenging issue. Most power management schemes fail to provide optimal power sharing among on-chip routers when the power budget distribution varies significantly due to their non-uniform placement on chip. This paper presents PowerAntz, an ant system inspired distributed power management strategy for NoC based systems. This is an adaptive and distributed approach to power sharing across routers of a large network on chip and it is shown to be a scalable solution. A detailed flit accurate simulator was developed in SystemC to evaluate the efficiency of the technique. The experiments demonstrate PowerAntz to be up to 30% more effective in distributing power budget compared to existing strategies. Further, it also achieves up to 21.25% improvement in power budget utilization while keeping the energy overhead negligible for best case scenarios.     

SoC中的IP核同步设计方法

基于对IP核复用的集成效率考虑,针对片上系统的设计特点构造了一种新型的IP核模型.该模型包括用于描述IP核的延迟信息的时序接口模块、多时钟域适应的再同步接口模块和IP功能描述模块.然后给出了该模型在片上系统中的集成方法.实际电路综合结果表明,和现有IP核集成相比,应用该模型进行片上系统集成,设计效率可以提高近30%,性能提高约15%.     

片上网络通信性能分析建模与缓存分配优化算法

该文建立了一种面向应用设计的片上网络的性能分析模型,并在此基础上提出了片上缓存优化策略和分配算法。在硬件实现平台上的仿真表明,该文建立的片上网络分析模型能很好地分析片上网络通信时延和路由节点各方向的阻塞概率,以此进行片上网络的缓存资源优化,能在同等缓存资源的情况下降低数据通过网络的平均时延,使片上网络的性能得到改善。     

SoC架构设计中的适应性扩展方法研究

为了应对SoC研发的机遇、困难和高昂花费,寻求对目标应用领域的最佳支持与广泛适用性之间的恰当平衡已成为目前电子系统设计的中心课题。通过一个从基于3G终端到网络多媒体播放器应用的架构扩展实例,重点论述了对SoC架构设计中适应性扩展方法的研究;另外,提出了一种基于IP的多处理器共享及层次结构存储体系,用以应对高密度的计算及传输任务需求;并通过系统级设计工具CoCentric,建立软硬件协同仿真平台,验证了本实例的扩展思路。     

FPGA逻辑测试中的器件建模方法

在SoC设计中,用户可运用Verilog HDL语言对所需的电路进行描述,从而获得所需要的电路功能。在设计写入FPGA芯片之前,通常运用EDA工具对其逻辑功能进行充分模拟和测试。在测试时要模拟FPGA的支持器件的功能,此时就需要对这些器件进行建模,因而外围器件建模的好坏直接影响FPGA逻辑设计质量。针对FPGA逻辑测试提出了一种器件建模方法以及器件建模的一些规范,并结合实际项目说明了器件建模的基本过程。     

ABC方法中体系结构风格建模的研究

体系结构风格是体系结构设计的重要指导,它为设计人员的交流建立了公共的术语空间,促进了设计复用与代码复用.本文试图为体系结构风格定义提供一个通用的形式化框架,支持建模风格的结构约束、拓扑约束和交互行为约束,并且将风格所蕴含的体系结构变化性特征显式化;通过将该框架引入ABC方法,给出了一种基于风格的体系结构建模方法,并提供了图形化的建模工具.     

面向多核平台的网络应用建模

扩展了经典的网络应用建模工具Click,提出了面向基于片上网络(Network-on-Chip,NoC)的多核平台的DClick。定义了Element和报文在分布式系统中的部署方式,根据节点具有独立缓冲资源的特点裁减了Element之间的连接方式,定义了专门的报文节点访问机制,给出了消息驱动的Element调度流程。详细介绍了一种DClick的实现方式,给出了原有的Click库与NoC模拟器协同的方法,证实了DClick的有效性和易用性。     

并行处理的IPv6控制路由器快路径结构实现

提出了一种适用于IPv6路由器的快路径结构.采用NoC结构作为并行处理的基本通信设施,利用其可扩展性及高通信效率的特点,设计实现了包括预处理、输入队列、数据包处理和片上网络四部分的快路径结构,从而实现了分布式IP地址查找与并行IP包交换相融合的并行IP报文处理.测试表明该结构解决了IP路由查找方面的可扩展性差、查找延时大等瓶颈问题,而且在一个NoC结构之上同时实现了并行IP包交换,极大提高交换效率,节省硬件资源.     

基于IP核的8位微控制器设计

设计能力和工艺集成能力之间差距的不断扩大阻碍了片上系统的有效开发,为此必须提高设计人员的设计能力,降低产品开发周期和成本.利用IP参数化技术,把设计重用方法应用于8位微控制器设计,提出了基于IP核重用的8位微控制器设计方法,重用开发人力消耗节约70%,显著提高了设计效率,并通过实际微控制器系列设计实例阐述了该设计方法的实施和IP核复用策略.     

FPGA结构设计方法及EDA工具

针对当前FPGA结构设计方法灵活度低、容易出错、自动化程度不够高的现状,提出一种FPGA结构设计方法.根据这种方法实现了EDA工具VA.VA使用GUI编辑结构描述文件,具有使用结构描述文件自动生成FPGA详细结构的功能,并通过在GUI中局部调整FPGA结构来实现设计异质型布线结构的功能.VA将FPGA结构设计和结构评估功能集成在一起,提供了全自动的评估流程.借助VA,成功设计出一款自主研发的FPGA芯片VS1000,设计过程和结果证明了VA的高效性和正确性.     

根据行为级模型方法对CMOS图像传感器的BJPG晶体管的分析

本文提出一种新的用于CMOS图像传感器像素的光电检测器－－双极结型光栅晶体管。由于引入p^ n注入结,光电荷的读出速率大大增加,改善了CMOS图像传感器的工作速率和响应灵敏度。尽管传统的光电集成电路的电路级模拟采用微电子集成电路的模拟方法,但是光电子集成电路不仅含有微电子器件和电信号还含有光电检测器和光信号,采用传统的集成电路模拟方法有其局限性。本文提出一种行为级模拟方法（光电子检测器设计的新方法,利用C、MATLAB和HSPICE等语言写出光电子器件的模拟器）来模拟分析双极结型光栅晶体管的特性。基于0.6μm CMOS工艺的分析结果表明双极结型光栅晶体管在不同栅氧化层厚度随栅压变化与传统光栅晶体管的特性一样,但光电流密度呈指数式增长且光电流密度增大,因此改善了CMOS图像传感器的工作速率和响应灵敏度。     

连接圭从IP核的片上网络路由器结构

随着单个芯片上集成的元器件数目不断增加,功耗问题也变得越来越突出。片上网络虽然能够从理论上解决传统总线结构带来的种种问题,但其功耗问题在某些具体应用中却变成了关键的制约因素。路由器作为片上网络的核心部件,其结构直接影响片上网络的性能。路由器的功耗问题已经成为片上网络领域一个热点问题。本文运用最优化理论对连接主从IP核的片上网络路由器结构进行优化设计,并运用路由器的功耗模型对功耗问题进行了分析。最后运用OPNET仿真软件对路由器的交换机制和路由算法进行分析对比,得出最终结论。     

基于微处理器核的媒体系统芯片结构设计

围绕基于微处理器核的AAC解码器结构设计展开讨论，对IP定制、数据通路及存储设计进行了研究，并成功开发了一个基于微处理器核的MPEG-4AAC解码系统芯片。