密码产品的侧信道分析与评估

作为一类重要的信息安全产品,密码产品中所使用的密码技术保障了信息的保密性、完整性和不可抵赖性。而侧信道攻击是针对密码产品的一类重要的安全威胁,它主要利用了密码算法运算过程中侧信息(如时间、功耗等)的泄露,通过分析侧信息与秘密信息的依赖关系进行攻击。对密码产品的抗侧信道攻击能力进行评估已成为密码测评的重要内容。该文从攻击性测试、通用评估以及形式化验证3个角度介绍了目前密码产品抗侧信道评估的发展情况。其中攻击性测试是目前密码侧信道测评所采用的最主要的评估方式,它通过执行具体的攻击流程来恢复密钥等秘密信息。后两种方式不以恢复秘密信息等为目的,而是侧重于评估密码实现是否存在侧信息泄露。与攻击性测试相比,它们无需评估人员深入了解具体的攻击流程和实现细节,因此通用性更强。通用评估是以统计测试、信息熵计算等方式去刻画信息泄露的程度,如目前被广泛采用的测试向量泄露评估(TVLA)技术。利用形式化方法对侧信道防护策略有效性进行评估是一个新的发展方向,其优势是可以自动化/半自动化地评估密码实现是否存在侧信道攻击弱点。该文介绍了目前针对软件掩码、硬件掩码、故障防护等不同防护策略的形式化验证最新成果,主要包括基于程序验证、类型推导及模型计数等不同方法。     

AES算法S盒性质验证

AES作为广泛使用的高级数据加密标准,其密码算法的安全性取决于非线性部件S盒的密码特性。本文首先学习了AES算法的基本加解密过程,特别分析了AES49436算法采用的时空折衷的思想。然后从布尔函数出发,利用C语言实现了AES的S盒,推导和计算了S盒平衡性、非线性度等密码特性,说明AES抗差分和抗线性攻击的本质原因。最后利用拉格朗日插值法,拟合了S盒的代数表达式。结果表明AESS盒代数表达式项数过少,表达式比较简单,存在一定的安全隐患。     

基于可变S盒的分组密码算法及其在媒体网关中的应用

分组密码算法是信息安全领域中最为重要的加解密技术之一。与传统的分组密码不同，该算法具有可变的S盒和变化的循环加密结构，从而大大提高了抗差分攻击和线性攻击的能力。结合某媒体网关的设计项目，研究了该算法并详细探导了其设计方法。员后，测试了算法的实际性能。     

FPGA密码芯片改进掩码防护方法研究

功耗攻击已对密码芯片物理安全性构成严峻威胁,对其攻击和防御的研究是密码旁路分析的热点问题。文中给出了一种DES伪随机掩码算法的设计和实现方法,分析了算法抗功耗攻击的安全性。结果表明:一般的DES伪随机掩码算法只能抵抗一阶差分功耗攻击,不能有效防御二阶差分功耗攻击。为抵御二阶DPA攻击,采用掩码方法对DES掩码算法结构进行了改进,在理论上具有抗DPA攻击的能力。     

一种轻量级数据加密标准循环掩码实现方案

随着智能卡技术的不断发展,智能卡芯片的安全性也面临越来越大的挑战。在众多加密算法中,数据加密标准(DES)算法是一种应用较广的对称加解密算法。为了抵御各种侧信道攻击,使用最为广泛的是在算法中通过掩码技术来消除真实密钥和功耗相关性,该文提出一种新的适用于DES的循环掩码方案,和之前文献中的预计算掩码方案相比,不仅预计算量大大减少,而且整个DES运算过程的中间数据都是带有掩码的,把掩码拆分后,还可以防护高阶攻击。     

一种保护芯片设计的多变量加密及其电路结构

 当前普遍用分组加密保护可编程芯片的设计数据,它们在使用前被内置密钥的电路解密,典型地,解密电路尺寸为3至6.5万门电路,处理速度为3至3.7吉比特每秒(Gbps).本文提出一种两轮多变量密码,它的解密算法并不复合构成算法的多项式映射,而仅连接它们,可仅用数千至1万余个门电路实现,解密速度可达到7.76至13.6Gbps;由于解密多项式被封装和伪装,对多变量密码的大多攻击失效,并且该密码系统也能够抵御不需要解密多项式的攻击,包括插值、线性攻击和侧信道攻击等.     

一种低功耗抗差分功耗分析攻击的SM4算法实现

128位的SM4算法是我国公布的第一个商用密码算法,主要应用于无线局域网.为了提高算法的抗差分功耗分析攻击能力,SM4算法采用了加法掩码的方法来抵抗一阶差分功耗分析攻击.通过功耗分析攻击实心眼可以发现,加法掩码后的SM4算法能够有效地抵抗差分功耗分析攻击.为了实现一款面积小、功耗低SM4算法硬件电路,SM4S盒硬件电路采用了PPRM结构.在SMIC 0.18μm的工艺库下功耗仿真值为0.74mW@10MHz,PPRM结构的S盒与复合域方法实现的S盒相比功耗减少了70%.     

一种抗DPA的AES的设计

为了防止智能卡在做加密运算时,旁路信息会通过功耗的变化而泄露,提出了一种抗差分功耗分析攻击的方法.首先研究了AES算法的加密规则,然后采用8位的处理器模拟智能卡,在智能卡上实现了对AES算法中的轮密钥加的差分功耗攻击.为了抵抗轮密钥加的差分功耗攻击,文中在算法级别上提出了一种掩码技术,其核心是用不同的随机量对密码运算过程中明文和密钥进行掩码,实验结果表明,该方法成功地抵抗了差分功耗攻击.     

基于塔域的通用循环移位掩码设计方法

该文分析了塔域的运算特性,提出了基于塔域分解的非线性变换实现方法,设计了求逆运算的随机掩码方案,利用循环移位对随机掩码进行移位变换,形成了基于塔域的循环移位随机掩码方案,实现了所有中间值的随机化隐藏,提高了算法的抗能量攻击能力.该文在高级加密标准(AES)算法上进行验证,利用T-test和相关性分析对掩码方案进行安全性评估.该掩码方案无明显信息泄露点,可有效抵抗相关性攻击,另外较现有文献的掩码方案,资源开销更小,通用性更好.     

基于塔域的通用循环移位掩码设计方法

该文分析了塔域的运算特性,提出了基于塔域分解的非线性变换实现方法,设计了求逆运算的随机掩码方案,利用循环移位对随机掩码进行移位变换,形成了基于塔域的循环移位随机掩码方案,实现了所有中间值的随机化隐藏,提高了算法的抗能量攻击能力。该文在高级加密标准(AES)算法上进行验证,利用T-test和相关性分析对掩码方案进行安全性评估。该掩码方案无明显信息泄露点,可有效抵抗相关性攻击,另外较现有文献的掩码方案,资源开销更小,通用性更好。     

基于FPGA分布式算法的滤波器设计

设计了FPGA的分布式算法结构和具体的硬件环境。基于FPGA的分布式算法充分利用FPGA的并行处理特性设计算法,简化了滤波器系统设计。采用了分割查找表技术,节省了FPGA硬件资源。对查找表（LUT）中内容经过相应的修改即可方便地实现低通、高通、带通滤波。对基于FPGA分布式算法的滤波器进行了仿真及工况环境下的测试实验。实验结果表明,该算法不仅提高了系统运行速度,而且节省了大量的FPGA资源,还具有极大的灵活性。     

一种低复杂度直扩信号伪码捕获增强方法

基于串行累加抵消结构,提出了一种简单的多符号相干累加方案。该方案可用于直扩通信系统接收机中,以提高相关峰的检测信噪比和伪码捕获概率。分析了多符号相干累加器增强直扩信号伪码捕获性能的基本原理,讨论了所提方案的设计思路和实现问题。计算机仿真和FPGA实现证明,与经典的并行分级相加累加器相比,所提方案在不降低伪码捕获性能的基础上,具有非常低的硬件复杂度,且输出时延较小。     

三维TPC译码器的设计及FPGA实现

Turbo乘积码（TPC）是一种性能优秀的纠错编码方法,它具有译码复杂度低、译码延时小等优点,且在低信噪比下可以获得近似最优的性能。介绍了基于Chase算法的三维TPC软输入软输出（SISO）迭代译码算法,提出了三维TPC译码器硬件设计方案并在FPGA芯片上进行了仿真和验证。测试结果表明,该译码器具有较高的纠错能力,满足移动通信误码率的要求。     

嵌入式语音识别系统的设计与实现

介绍一种基于FPGA的嵌入式语音识别系统设计与实现,系统采用线性预测倒谱系数（LPCC）算法和动态时间规整（DTw）算法,该系统的核心部件采用目前流行的Virtex—Ⅱ Pro系列FPGA芯片,使用的工具为业界领先的嵌入式设计套件Xilinx ISE Design Suite10．1,并且运用现代电子系统软硬件协同设计、协同验证和协同工作的方法完成设计。通过实验表明,对于小词汇量、特定人识别系统,具有很好的识别效果,识别准确率达到95．2％以上。该系统的识别性能可以满足基本的嵌入式设备需要,具有广阔的应用价值。     

基于FPGA的Bayer到RGB图像格式转换设计

利用FPGA处理数据量大、处理速度快,结合CMOS图像传感器MT9M001和BayerCFA格式图像的特点,设计一种基于FPGA的图像数据转换处理系统,提出用硬件实现Bayer格式到RGB格式转换的设计方案,研究CFA图像插值算法,实现基于FPGA的实时线性插值算法,对Bayer图像格式进行插值恢复全彩色图像,实现从黑白图像还原高清彩色图像。整个设计模块能够满足高帧率和高清晰的实时图像处理,占用系统资源很少,用较少的时间完成了图像数据的转换,提高了效率。     

基于FPGA的GPS数据采集器的设计与实现

针对车载和机载卫星导航系统的数据采集问题,采用以现场可编程门阵列（Field Programmable Gate Array,FPGA）为平台的GPS导航系统数据解析方案。该设计以NMEA-0183协议的数据格式为基础,循环判断报文头、定位状态、校验位和结束位标志,根据逗号计数器的值决定提取所需要的导航信息,直至完成正确的解析。用Verilog HDL硬件描述语言完成了代码设计,并在FPGA内部生成硬件电路。仿真与硬件测试结果均表明该设计可提取导航系统中的定位信息。     

基于泰勒级数展开信号分辨算法的FPGA设计与实现

为了从硬件实现角度研究信号检测与分辨算法,提出了基于泰勒级数展开信号分辨算法的FPGA设计方案。在分析算法在理想脉冲情况下性能的基础上,针对扩频信号情况提出相应的改进,然后给出具体FPGA实现,结合静态时序分析进一步优化。最后通过仿真与上板实测,验证了该方案的可行性,算法最高可跑在150MHz频率下,具有良好的速度性能。实验结果表明,该方案满足设计需求,为其他算法的硬件实现提供了参考。     

A pre-silicon logic level security verification flow for higher-order masking schemes against glitches on FPGAs

Higher-order masking schemes have been proven in theory to be secure countermeasures against side-channel attacks in the algorithm level. The ISW framework is one of the most acceptable secure models of the existing higher-order masking schemes. However, a gap may exist between scheme and implementation. Several analyses have exhibited the weakness of masking in hardware designs on FPGAs. Firstly, we give the definition of leakage point and introduce three implementation logical flaws: glitch, EDA optimization and intermediate variable of scheme flaw. Secondly, we propose a leakage verification flow for implementing and verifying circuits realized higher-order masking schemes to avoid these leakage points. The flow provides an efficient evaluation method to locate and identify leakage points in masking hardware implementations. With the knowledge of the weaknesses of implementation, the implementation should be modified by corresponding methods to fix flaws, especially for glitch, which has been regarded as the main challenge of masking in hardware designs, we provide a method to remove the leakage point using Dijkstra algorithm with no extra time and area overheads. Finally, the design flow is evaluated on the implementation of Rivain&Prouff masking. Our experiments demonstrate how it automatically locates and protects the implementation. In addition, the experiments are also performed on flawed implementations due to EDA optimization and intermediate variables.     

分布式结构的FIR滤波器的FPGA实现

本文将EDA技术引入"数字信号处理"课程实验教学,采用FPGA实现了一款基于分布式算法的4阶FIR滤波器;利用FPGA的ROM宏模块构建查找表,实现了分布式算法;利用QUARTUSⅡ软件完成分布式滤波器电路设计以及波形仿真。与传统的调用QUARTUS II软件中的参数化FIR宏模块实现方式相比,采用分布式算法实现FIR滤波器,不仅能大大节省FPGA资源开销,提高运算速度,而且有利于提升学生应用FPGA进行硬件设计与开发的能力。     

基于CPLD的FPGA从并快速加载方案

提出了基于复杂可编程逻辑器件(CPLD)的现场可编程门阵列(FPGA)从并加载方案,及逻辑代码的实现过程,并给出仿真结果。该方案理论计算结果表明,当加载SPARTAN-6系列最高端的6SLX150T时,采用基于CPLD的从并加载方式,共需要加载时间为1.221 s,完全满足通信产品的快启动要求,具有较高的应用价值。