H.264及AVS双模视频解码器中帧内预测的硬件设计与实现

根据H.264/AVC及AVS的特点,设计出一种适合于帧内预测解码的硬件实现方式,并根据H.264和AVS帧内预测运算上的相似性提出了基于可重构的并行结构,有利于提高解码速度,并将该结构配合其他设计好的解码器模块,在FPGA上实现了高准清晰度的H.264及AVS视频的实时解码。     

基于功能和数据划分的H.264并行解码算法

针对H.264视频解码算法的并行模块选择、划分及解码速度优化等问题,面向TilePro64多核平台,提出一种可扩展的H.264并行解码算法。对该算法的内部功能模块进行整合和划分,根据核间数据的依赖关系,动态分配功能模块及优化算法并行效率。实验结果表明,该算法在解码效率、多核并行程度、解码时延等方面均有较好性能,相比传统并行解码算法,其并行加速比提高约25%。     

H.264及AVS视频解码器中IQ/IDCT的设计与实现

H.264及AVS解码器中IQ/IDCT(反量化/反离散余弦变换)模块的设计和实现。设计中考虑到解码速度、算法复用、系统耦合的情况,给出了一种系统解码时间消耗与系统资源占用较少的硬件设计方案,并给出最终仿真及后端设计结果。     

并行化的BCH编解码器设计

针对Flash存储器的特点,设计了并行化的线性反馈移位寄存器、并行化的钱搜索电路,实现了求解错误位置多项式的BM迭代算法,并利用上述模块构造了一个并行化的、最高纠错能力为8位的BCH编解码器,大大加快了BCH编解码速度.最后对编解码速度和解码错误概率进行了统计分析.     

基于FPGA的并行RICE解码技术研究与实现

RICE算法在无损压缩系统有着广泛的应用。由于RICE算法采用了变长的自适应熵编码,因此在解码时需要对压缩流进行逐位判断和解析,这给高速解压缩的实现带来了困难。现有的RICE解码实现在解码速度和通用性上都不理想。针对RICE算法中自适应熵编码的特点,设计了一种基于有限状态机和查找表的并行RICE解码结构,可在FPGA上完成8比特宽度的并行解码,解码速度最高可达176 MB/s;同时,该解码结构适用于编码参数k变化的情况,具有很强的通用性。     

H.264/AVC中CAVLC解码器IP核的设计

CAVLC（Context-Adaptive Variable Length Coding,基于上下文的变长变码）是H.264/AVC的熵解码模块,其性能优劣直接影响H.264/AVC 解码器的性能。在现有的CAVLC解码器基础上,提出了一种基于FPGA的CAVLC解码器的体系结构,采用分散控制的策略,简化了设计,对CAVLC的部分解码模块作了改进,并设计了并行化寄存器组,适于后续快速反量化反变换模块的设计。通过在Altera公司的QuartusII5.0进行综合并在ModelSim6.1下进行时序仿真可知,该设计至少能够满足H.264标准BaseLine档次、级数（Level）3.0的要求。     

基于SOPC系统的JPEG解码IP核设计

给出了一种在可编程片上系统(System on programmable chip,SOPC)中实现JPEG解码的IP核设计方案,将JPEG解码算法中大量的运算采用硬件实现,嵌入式处理器只参与很少的一部分工作,从而大大提高JPEG的解码速度。本文分析了JPEG解码的原理,使用硬件语言构建了Huffman解码、反量化、反离散余弦变换等模块,完成了JPEG解码器的设计。仿真和测试结果表明,使用SOPC设计的JPEG解码IP核具有高性能、高效率且使用灵活、低成本等特点。     

基于多核的嵌入式HEVC解码器并行优化

基于一款ARM big.LITTLE架构8核嵌入式处理器,设计了一种波前并行解码优化方法,主要包括像素重构并行、去方块滤波并行、样点自适应补偿并行等内容,突破了模块设计的边界限制,改善了Cache命中率,提升了解码效率.在Exynos5 Octa处理器平台上的运行测试达到了较好的解码效果.     

AVS逆扫描反量化和反变换模块的硬件设计

提出一种适用于AVS视频解码器逆扫描、反量化和反变换的硬件结构优化设计方案,该设计把逆扫描、反量化和反变换过程结合在一起进行设计,以宏块为单位进行操作且在块与块之间采用了流水线技术,并通过采用乒乓技术和寄存器复用技术达到速度和面积的平衡和优化。本设计在Quartus II 8.0上进行了仿真,仿真结果与C中结果进行了比对,通过在基于Nios II的AVS视频解码系统测试平台上进行测试,证明了该模块功能的正确性。     

H.264/AVC解码器解块滤波的结构优化

相对于桌面系统,无线手持设备处理器的主频很低,这要求视频解码器具有更好的解码速度。论文重新设计了H.264/AVC规定的标准解码器结构,对解块滤波和重构显示模块进行了结构优化,有效提高了解码速度。     

一种适用于H.264/AVC宏块级反变换编码的IP核设计

本文提出了适用于H.264/AVC宏块级反变换的IP核完整设计方案。首先,使用改进的T型结构同步宏块中的3种不同变换和反Zig-Zag扫描。然后,对Hadamard反变换模块采用了时分复用存储器模块的设计方案,降低了系统时延;再利用IDCT矩阵运算可分离的特点,减少了IDCT模块资源消耗;最后,给出了以Xilinx Viretex2系列XC2V6000为目标器件的综合结果。仿真结果表明,该设计能够正确支持1080i50Hz高清码流的实时解码。     

一种适用于H.264/AVC宏块级反变换

本文提出了适用于H.264/AVC宏块级反变换的IP核完整设计方案。首先,使用改进的T型结构同步宏块中的3种不同变换和反ZigZag扫描。然后,对Hadamard反变换模块采用了时分复用存储器模块的设计方案,降低了系统时延;再利用IDCT矩阵运算可分离的特点,减少了IDCT模块资源消耗;最后,给出了以Xilinx Viretex2系列XC2V6000为目标器件的综合结果。仿真结果表明,该设计能够正确支持1080i 50Hz高清码流的实时解码。     

H.264/AVC High Profile视频编码中自适应变换模块的设计

提出了一种可配置的整数变换运算单元并将其用于H.264/AVC HiProfile视频编码器的自适应变换模块中。通过变换类型信号的配置,该变换单元可以完成相应的变换操作。本设计采用Altera公司的CycloneⅡ系列FPGA进行实现和验证,布局布线后的最大工作频率为63 MHz,采用4个可配置变换单元的变换模块,可以满足HD1080P@50帧/s视频的实时编码要求。     

H．264帧内预测模块在TMS320C6416上的并行实现

本文结合DSP芯片TMS320C6416的结构特征，在分析H．264帧内预测模块并行特性的基础上提出了H．264帧内预测模块的并行实现方法。工程实践结果表明，并行处理效果比较理想。     

整数变换在VLIW DSP上的优化与仿真

支持超长指令字（Very Long Instruction Word，VLIW）DSP的应用越来越广泛，而H．264视频压缩算法在向此类DSP平台上移植时，由于程序结构设计不合理、数据结构冗余等原因，导致缓存命中率下降，DSP的利用率降低。因此研究最新的视频压缩算法H．264／AVC在此类DSP上的优化就显得越发重要。文中介绍了VLIW DSP的体系结构特点，并研究分析了基于这些特点而提高H．264中整数变换模块运行速度的优化方法，最后在VLIW DSP平台上利用这些方法对H．264的整数变换模块进行了优化与仿真。优化后的整数变换速度为优化前的2倍以上。     

Implementation of MAC-based RTL module for Inverse DCT in H.264/AVC

In this paper, we implemented the MAC-based RTL module for inverse DCT in H.264/AVC to improve applicability, to reduce processing time and utilize resources. The paper highlights design of FU architecture, its interconnection topology, regular formula of inverse DCT and array processor mapping as well as MAC-based RTL module constructing. Multi-directional FUA and FPGA were presented along with an evaluated performance and simulation result. Hence, the paper encompasses design of single FU that was verified with the performance test at maximum frequency 200 MHz; the designed 4-by-4 FUA operates over 100 MHz. The proposed multi-directional FU can be extended to n-by-n FUA that functionality can be extended to next video coding standard (H.265/HEVC).     

基于CUDA的H.264视频编码实现

H.264视频编码压缩比率高,但计算复杂度高,编码效率低。该文通过分析H.264编码器中各模块的编码性能,提出了基于CUDA编程模型的H.264视频编码并行框架实现方法,对H.264视频编码的各个关键模块进行CUDA实现,有效的提高了编码的速度。     

基于功能模块的H.264并行解码算法

针对H.264解码算法并行模块选择、划分以及模块间的数据交互问题,提出一种基于功能模块的H.264三核结构并行解码算法。该算法对解码器内部多个功能模块进行整合与二次划分,分析一种将解码器功能划分为3个均衡功能模块的基本构架,构建一种三核框架结构,在三核结构上实现解码器的3个均衡功能模块,并分析三核结构间的数据依赖关系。实验结果表明,该算法在功能模块并行程度、数据交互等方面均有所提升。