基于IP Core的Viterbi高速译码器测试

深入研究了基于Altera的Viterbi v4.3.0 IP核实现高速维特比译码器的测试方法,详细分析了译码器的Atlantic接口信号,给出了采用Paralle1结构Viterbi译码器的仿真结果.研究结果表明应用Viterbi v4.3.0能够设计出符合不同性能要求的高性能维特比译码器,采用面向数据包传输的Atlantic接口使Viterbi译码器具有很高的吞吐量.     

基于IP核的Viterbi译码器实现

Viterbi译码器在通信系统中应用非常普遍,针对采用DSP只能进行相对较低速率的Viterbi译码的问题,人们开始采用FPGA实现高速率Viterbi译码。本文首先简单描述了Viterbi译码的基本过程,接着根据Viterbi译码器IP核的特点,分别详细介绍了并行结构、混合结构和基于混合结构的增信删余3种Viterbi译码器IP核的主要性能和使用方法,并通过应用实例给出了译码器IP核的性能仿真。     

Viterbi译码中的路径度量存储管理

大约束度卷积码的Viterbi译码器硬件复杂度大,限制了其速度。该文分析了Viterbi译码器的结构,从路径度量存储管理着手,合理地组织了存储器结构,简化了ACS和度量存储器之间的接口电路。提高了译码速率,使译码器便于FPGA实现。     

基于Xilinx FPGA的高速Viterbi回溯译码器

分析了新一代通信系统的发展对Viterbi译码器速率提出了更高的要求，通过优化Viterbi译码器结构，在Xilinx Virtex II PFGA上实现了速率30Mb／s以上的256状态Viterbi软译码。     

IEEE802.11 n信道编译码器的FPGA设计

首先分析了新一代无线局域网标准IEEE802.11n的卷积编译码原理,然后给出了卷积编码器和Viterbi译码器的FPGA实现方法,其中Viterbi译码器采用并行结构和回溯译码算法.最后进行了综合仿真,结果表明,设计的编译码器能够实现高速率编译码,满足IEEE802.11n高速吞吐量的要求.     

一种串行Viterbi译码器的FPGA设计与实现

介绍了基于超宽带(UWB)通信系统的(2,1,6)卷积码和Viterbi译码基本原理,设计了串行Viterbi译码器以及各个子模块实现电路,采用Altera公司的Apex20ke系列FPGA来综合实现,完成了Viterbi译码器硬件设计.该设计使用串行结构,回溯算法,占用LEs仅2195个,与并行译码相比节省了约50%的硬件资源.     

一种串行Viterbi译码器的FPGA设计与实现

介绍了基于超宽带（UWB）通信系统的（2,1,6）卷积码和Viterbi译码基本原理,设计了串行Viterbi译码器及各个子模块实现电路,采用Altera公司的Apex20ke系列FPGA来综合实现。完成了Viterbi译码器硬件设计。该设计使用串行结构,回溯算法,占用LEs仅2195个,与并行译码相比节省了约50％的硬件资源。     

高速Viterbi译码器中幸存路径存储单元的设计与实现

提出了一种实现高速Viterbi译码器中幸存路径存储单元的新方法.该方法以三态门/寄存器回索算法为基础,综合了传统Viterbi译码器中幸存路径存储单元实现方法--寄存器交换法和回索法的优点,并弥补了它们的不足.同时,采用了并行结构,并在Xilink公司的Virtex-ⅡXC2V500上予以实现.仿真结果表明,采用该方法的幸存路径存储单元可以同时对4路并行的路径转移信息进行回索,极大地提高了Viterbi译码器的译码速率.     

一种高速Viterbi译码器的设计与实现

Viterbi算法是卷积码的最优译码算法.设计并实现了一种高速(3,1,7)Viterbi译码器,该译码器由分支度量单元(BMU)、加比选单元(ACSU)、幸存路径存储单元(SMU)、控制单元(CU)组成.在StratixⅡ FPGA上实现、验证了该Viterbi译码器.验证结果表明,该译码器数据吞吐率达到231Mbit/s,在加性高斯白噪声(AWGN)信道下的误码率十分接近理论仿真值.与同类型Viterbi译码器比较,该译码器具有高速、硬件实现代价低的特点.     

DVB-T中Viterbi译码器的设计及FPGA实现

Viterbi作为一种最大似然译码算法广泛应用在数字地面视频广播中,但由于其较高算法复杂程度,对实现高速低功耗时延小且逻辑结构简单的译码器带来了挑战。首先为了实现高速的Vit-erbi译码器,ACSU采用全并行结构,度量值的溢出控制采用取模归一化方法,并简化比较器。其次为了实现低功耗时延小且控制逻辑简单的Viterbi译码器,SMU采用改进的前向追溯结构,只用一组单口的RAM实现译码输出。该译码器在Xilinx Virtex6上实现并验证通过,并具有较好的译码性能。