BLAKE算法的硬件实现研究

随着对MD5和SHA1攻击方法的提出,美国国家标准技术研究所(NIST)组织启动了SHA-3的征集计划,目前已进入第3轮.BLAKE算法进入了最后一轮竞赛,文中首先综述了BLAKE算法从提交到目前为止在硬件评估方面的状况.在此基础上优化了BLAKE压缩函数在FPGA上实现的关键路径,并在FPGA平台上实现了BLAKE算法.和现有的BLAKE算法在FPGA上实现的吞吐率相比,文中实现结构的吞吐率又有提升.     

AES算法的快速硬件设计与实现

基于FPGA并采用流水线技术和优化设计,提出了一种更高效的AES算法IP核的硬件设计方法。在使用较低时钟频率的情况下,可以获得更大的数据吞吐量和更快的传输速度。     

基于FPGA的SHA-256算法实现

本文分析了SHA-256算法的基本工作流程,对算法硬件实现的关键路径进行了优化设计,讨论了几个关键模块的设计方案。最后给出了基于Altera公司的CYCLONE系列FPGA的实现结果。     

流水线结构的维特比回溯算法及其实现

维特比解码中,在长约束长度或较深译码深度的情况下,内存管理回溯算法相对寄存器交换法有很大的优势。该文在一种现有的节省内存的内存管理算法的基础上,提出了新的流水线结构的内存管理回溯算法,可以自动处理连续输入的不同长度的帧。并且依据IEEE802.16的高速应用实例,在Xilinx的FPGA上实现了该算法。     

基于Matlab的Hash算法BLAKE的设计与实现

Hash算法I3工AKE是新一代安全Hash标准SHA-3全球公开征集过程中进入最后一轮的5个候选者之一。 给出一种基于Matlab的带有图形界面GUI的BLAKE程序的设计与实现过程。本程序可用于实际的BLAKE Hash 值的运算,最重要的是为BLAKE的教学与实验提供了更方便直观的工具。     

基于类流水线结构FDDI适配器的设计与实现

ＦＤＤＩ网络是目前流行的高速计算机局域网络，ＦＤＤＩ适配器是ＦＤＤＩ网络最重要的基本设备。本文提出了基于类流水线结构的设计思想，成功地解决了高速网络与主机总线之间的速度匹配问题，同时给出了硬件积木式结构和软件模块化设计的方法，为ＦＤＤＩ适配器及其它网络设备的设计和实现提供了灵活性。     

FPGA上SHA-1算法的流水线结构实现

哈希算法SHA-1算法广泛地应用于电子商务、商用加密软件等信息安全领域。通过对SHA-1算法的深入分析,提出了流水线结构的硬件实现方案。通过缩短关键路径,使用片内RAM代替LE寄存器实现流水线中间变量的数据传递,有效地提高了工作频率和单位SHA-1算法的计算速度。这种硬件结构在Altera系列芯片上的实现性能是Altcra商用SHA-1算法IP核的3倍以上。     

H.264去块滤波的流水线结构硬件设计与优化

针对H. 264去块滤波器实现过程中间数据量大、处理速度不够快的问题,设计了一种优化的基于流水结构的去块滤波结构。该设计中,对去块滤波器的处理顺序和数据通路进行了优化设计,中间数据得到及时处理,减少了存储中间数据的FPGA硬件资源,流水结构也减少了去块滤波的时钟周期,提高了处理速度。硬件逻辑实现的实验结果表明,设计的去块滤波器能够很好地减少视频的块效应,加速处理,节约硬件资源,满足了高清视频的要求。     

基于FPGA快速AES算法IP核的设计与实现

用硬件实现数据加密过程比软件实现更具有优势,已成为信息安全的主流方向。数据传输速度则是加密系统的一个重要指标。文章基于FPGA采用流水线技术和优化设计,提出了一种更高效的AES算法IP核的设计方法。在使用较低时钟频率的情况下,获得了更大的数据吞吐量和更快的传输速度。     

一种基于FPGA的可重构密码芯片的设计与实现

介绍了SHA-1、SHA224及SHA256三种安全杂凑算法的基本流程,采用可重构体系结构的设计思想和方法设计出一款可实现这三种算法的可重构密码芯片,并对关键路径进行了优化设计。最后给出了基于Altera公司的Cyclone系列FPGA的可重构密码芯片的实现结果。     

基于FPGA的SHA-1算法的设计与实现

SHA-1算法是目前常用的安全散列算法，被广泛地应用于电子商务等信息安全领域。为了满足安全散列算法的计算速度，该文将SHA-1分成5个硬件结构模块来实现，每个模块可以独立工作。对其进行了优化，达到了缩短关键路径的目的，提高了计算速度。独立的模块使得对每个模块的修改都不会影响其他模块的工作，为模块的进一步优化提供了方便。     

基于流水线的运动估计算法FPGA设计

块匹配算法(BMA)在目前运动估计算法中占主导地位,多级顺序排出算法(MSEA)是一种耗尽型,并具有精度特性的块匹配运动估计搜索算法,但是单靠软件的方法实现其运算速度并不能完全满足实时性要求.力求通过FPGA设计思想,达到实时处理的目的,首先对算法进行基本的FPGA硬件设计,然后将流水线结构应用到算法当中.实验结果表明,基本的硬件设计其运算速度相比于优化的软件方法提高了14倍以上.当引入流水线结构后,算法速度得到了进一步提高,从而为实时监控运动目标提供了可能.     

流水线CORDIC算法的FPGA实现

从CORDIC算法的基本原理出发,讨论其工作过程以及旋转角的覆盖范围,在此基础上,给出了具有流水线结构的FPGA实现结构以及增益因子的大小与流水线级数的确定关系,给出了VHDL实现算法,经程序设计与Quartus6.0调试与仿真,结果表明采用FPGA实现的CORDIC算法具有较好的运算精度。     

数字图像处理算法评估系统的硬件设计

为了能对不同的数字图像处理算法进行评估,采用了USB2．0总线技术传送数字图象数据到数字图像处理系统,在硬件设计上采用DSP＋FPGA来完成图像处理任务。整个系统具有处理能力强,重现性好,能完成各种图像处理算法评估。     

一种高吞吐量MD5算法的FPGA实现

MD5数字摘要算法在网络安全的诸多方面都得到广泛的应用。由于其串行计算的特点,对MD5算法的加速并不像其它具有并行操作算法那样容易实现。提出了采用4级流水线的结构来提高MD5运算的吞吐量,可以提升至吉比特级。在设计中,参考了分布式存储模型的结构来实现低延迟、低资源消耗及更好的可扩展性。     

基于ASIC的有效DES/3DES流水线设计

介绍了DES和3DES算法，在此基础上给出了一种有效的流水线设计方法，该方法综合了面积和效率的考虑，通过FPGA的验证，证明其具有较强的实用性。     

用VHDL语言设计流水操作

在介绍了VHDL语言的基本特点和流水线的概念之后,简要叙述了如何使用单赋值代码开发算法的并发性,以获得其流水结构,以便进行电路设计。最后,举例说明了用VHDL语言设计流水结构的一般步骤及在实际工作中的应用。