IEEE 802.11n LDPC译码的设计与实现

提出了一种针对IEEE 802.11n准循环非规则LDPC译码器VLSI的设计方法.设计使用了交互信息存储器最小化设计策略,交互信息存储器与基矩阵有值点一一对应原则,最大程度减少了存储器的开销.校验节点处理采用了一种层次化偏置的最小项算法来降低复杂度,并选出合适的偏置量来提高译码器性能.采用SMIC 0.13μmCMOS工艺设计并实现了该译码器,在时钟频率为133.3MHz时,最大数据吞吐率为100Mb/s,功耗为73mW.     

LDPC码全并行译码器的设计与实现

本论文用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验码(LDPC)的编译码算法.采用基于Q矩阵LDPC码构造方法,设计了具有线性复杂度的编码器. 基于软判决译码规则,采用全并行译码结构实现了码率为1/2、码长为40比特的准规则LDPC码译码器,并且通过了仿真测试.该译码器复杂度与码长成线性关系,与Turbo码相比更易于硬件实现,并能达到更高的传输速率.     

符合DMB-T标准的TDMP-LDPC译码器设计

本文基于低密度奇偶校验码（Low-Density Parity-Check,LDPC）译码中的Turbo迭代的消息传递（Turbo Decoding Message Passing,TDMP）算法,设计了一种符合DMB-T标准的LDPC译码器。文章中结合DMB-T标准中H矩阵的特点,提出了一种基于双堆栈的快速Bahl-Cocke-Jelinek-Raviv（BCJR）译码运算的软输入软输出（SISO）译码器模块设计,并提出了一种基于循环偏移的可编程交织器设计。     

LDPC码构造及编译码技术研究

针对LDPC码的各技术难点进行了联合研究和分析,给出了LDPC码设计和实现的整体思路.首先对随机性构造和确定性构造这两种构造方式加以介绍,然后根据这两个码的特点介绍了相应的现有的两种编码器实现结构并进行对比:基于RU算法的编码器和准循环LDPC码编码器;在译码方面比较了两种常用的译码算法的差别并给出低复杂度高可行性的译码器实现结构;最后,给出了码长6984和8176的LDPC码的编码器及码长6984的译码器在quartus Ⅱ环境中用Stratix系列的EP1S80B956C7片FPGA实现的结果.     

CCSDS系统中LDPC译码器的实现

针对CCSDS系统中低密度奇偶校验码(LDPC),提出了一种低复杂度高速并行译码器实现方法。该方法利用LDPC码校验矩阵的循环结构特性,在传统的和积译码算法(SPA)上做了改进,使得在迭代次数为8的情况下,译码性能与理论值基本一致。     

基于链表的LDPC码循环检测算法

提出基于链表的低密度校验(LDPC)码循环检测算法,通过将LDPC码校验矩阵中的非零元素逐层展开,得到具有层次结构的链表.比较链表中每一层的节点和上层的节点,可以得到矩阵中的全部循环.记录检测到的循环,能够得到矩阵中各种长度循环的准确数目,进而得到矩阵的周长(最短循环长度).给出了算法的详细流程,并分析了实现复杂度.仿真结果表明,该算法可以有效的检测出矩阵中各种长度循环的准确数目,对LDPC码校验矩阵的设计和性能估计具有重要的指导意义.     

基于FPGA的LDPC码编译码器联合设计

该文通过对低密度校验(LDPC)码的编译码过程进行分析,提出了一种基于FPGA的LDPC码编译码器联合设计方法,该方法使编码器和译码器共用同一校验计算电路和复用相同的RAM存储块,有效减少了硬件资源的消耗量。该方法适合于采用校验矩阵进行编码和译码的情况,不仅适用于全并行的编译码器结构,同时也适用于目前广泛采用的部分并行结构,且能够使用和积、最小和等多种译码算法。采用该方法对两组不同的LDPC码进行部分并行结构的编译码器联合设计,在Xilinx XC4VLX80 FPGA上的实现结果表明,设计得到的编码器和译码器可并行工作,且仅占用略多于单个译码器的硬件资源,提出的设计方法能够在不降低吞吐量的同时有效减少系统对硬件资源的需求。     

LDPC码译码器的设计与实现

由于传统的LLR BP译码算法不易于FPGA实现,为了降低实现复杂度,采用一种改进的LLR BP译码实现方法,设计了一种码长为40、码率为0.5的规则LDPC码译码器,并完成了FPGA仿真实现.仿真和综合的结果表明,所设计的译码器吞吐量达到15.68 Mbit/s,且译码器的资源消耗适中.     

基于多重置换阵的满秩结构化LDPC码构造方法

 在多重置换阵的基础上,提出一种适用基于网络编码的协作中继策略的结构化LDPC码构造方法.首先定义了多重置换阵的概念,提出并证明了该方阵在秩和消元等方面的重要性质;给出具体的构造步骤,构造了列重为3和围长至少为6的满秩LDPC码;分析了该LDPC码的生成矩阵,具有稀疏和结构化的特点,适用基于网络编码的协作中继系统中进行联合网络编码和迭代译码.仿真结果表明,在相同码长、2/3码率和准循环矩阵 Y 结构条件下,相比阵列LDPC码、近似双对角形式的LDPC码和三对角形式的LDPC码,新构造的LDPC码具有相对较好的译码性能.     

准循环LDPC码的半并行译码器设计

利用准循环LDPC码的结构特点,使用半并行结构的译码器可以实现复杂度和译码速率的有效折中.提出了一种半并行结构的实现方法,并通过FPGA上的实现验证了性能.     

基于QC-LDPC码的MIMO-OFDM系统的性能仿真

QC-LDPC码是一个十分重要的LDPC码研究分支。QC-LDPC码(准循环低密度奇偶校验码)是一类结构化的LDPC码,其校验矩阵H采用准循环方式构造,具有实现复杂度低的特点,易于硬件实现。大量研究人员认为,MIMO-OFDM技术将会成为4G的核心技术。将QC-LDPC码与MIMO-OFDM系统相结合,分析了在时变频率选择性衰落信道下的系统性能。仿真结果表明,在时变频率选择性衰弱信道下,QC-LDPC码与随机构造的LDPC码具有接近的系统性能。     

可配置LDPC译码器中低复杂度移位网络的设计

针对可配置LDPC译码器,提出了一种低复杂度的移位网络结构,明显降低了硬件实现的复杂度。基于结构化LDPC译码器的两个特点:输入端的个数是一个常数的倍数、所有移位都是循环移位,提出易于实现且延迟很小的移位网络控制信号生成算法。此外,针对IEEE 802.16e标准的LDPC译码器,设计了采用这种结构的移位电路。基于SMIC 130nm工艺进行仿真,综合结果表明,该电路占用的芯片面积为0.11mm2,最高频率为430MHz。     

多码率LDPC码高速译码器的设计与实现

低密度奇偶校验码(LDPC码)以其接近香浓极限的性能得到了广泛的应用.如何在.FPGA上实现多码率LDPC码的高速译码,则是LDPC码应用的一个焦点.本文介绍了一种多码率LDPC码及其简化的和积译码算法;设计了这种多码率LDPC码的高速译码器,该译码器拥有半并行的运算结构和不同码率码共用相同的存储单元的存储资源利用结构,并以和算法与积算法功能单元同时工作的机制交替完成对两个码字的译码,提高了资源利用率和译码速率.最后,本文采用该结构在FPGA平台上实现了码长8064比特码率7/8、6/8、5/8、4/8、3/8五个码率的多码率LDPC码译码器.测试结果表明,译码器的有效符号速率达到200Mbps.     

几种LDPC码的性能比较

重点比较基于MacKay方法构造的随机LDPC码、具有准循环特点的LDPC码,以及π-旋转LDPC码的性能.通过计算机仿真比较可看出,这几种码在构造中都未考虑优化情况下,其性能差异不大.但是从编译码复杂度角度来看,π-旋转LDPC码和准循环LDPC码可以分别利用其奇偶校验矩阵中的双对角结构和移位循环结构来简化编译码,因而这两种较随机构造的码更易于硬件实现,更具有实际应用价值.     

基于ACE约束的S-IRA编译码器设计

考虑到结构化非规则重复累积码具有准循环的结构便于硬件实现,采用了结构化非规则重复累积码进行编码器设计。准循环矩阵的构造采用了基于ACE约束的PEG填充构造方法。结合所用码型的特点,设计出了简单有效的编码流程图。译码方面,采用了分层修正最小和译码算法,并设计出了译码器结构。     

LDPC译码器信道似然比信息存储模块优化设计

以CCSDS(太空数据系统咨询委员会)标准中1/2码率的LDPC码为例,分析了低密度奇偶校验码(LDPC)译码算法的特点,提出了在译码器的FPGA实现中采用乒乓操作的设计方法,优化译码器信道似然比信息存储模块结构,交替接收两帧数据,使译码器不间断地工作,提高了硬件资源利用率,使译码器的吞吐量增加一倍.     

高速LDPC码译码器的实现技术分析

以(8 176,7 154)准循环码为研究对象,介绍了准循环低密度奇偶校验(LDPC)码及其译码算法,分析了译码器的硬件结构单元,并详细介绍了各个分块单元。在Xilinx公司的硬件上仿真实现了所设计的译码器,并在平台上对其进行测试。仿真结果表明所设计的高速译码器编码效率为7/8,吞吐量达到600 Mbps,在高速数数据传输系统中具有重大的工程应用价值。     

动态自适应低密度奇偶校验码译码器的FPGA实现

在复杂深空通信环境中,自适应能力的强弱对低密度奇偶校验(LDPC)码译码器能否保持长期稳定工作具有重要影响。该文通过对DVB-S2标准LDPC码译码器各功能模块的IP化设计,将动态自适应理论参数化映射到各功能模块中,实现动态自适应LDPC码译码器的设计。基于Stratix IV系列FPGA的验证结果表明,动态自适应LDPC译码器可以满足不同码率码长及不同性能需求下的译码。同时,单译码通道可以保证译码数据信息吞吐率达到40.9~71.7 Mbps。     

流水线式LDPC译码器的FPGA设计与仿真

LDPC码在深空通信中有很好的实用价值,同时LDPC码也被广泛应用于光纤通信、卫星数字视频和音频广播等领域。针对LDPC译码器提出一种新的设计思路,将流水线思想从译码算法本身扩展到译码器的整体设计中,设计出可以多帧并行且结构简单的译码器,最后从吞吐量和资源消耗两方面进行仿真验证。     

一种基于ASIP结构的LDPC译码器芯片设计

针对IEEE 802.11n标准中LDPC码多码率、多码长的特点,提出了一种基于ASIP架构的LDPC译码器设计方案。该译码器采用优化的分层译码算法、11级流水线技术以及基于ASIP结构的微指令技术,实现了4种不同码率、3种不同码长的LDPC译码功能。采用TSMC 0.18 μm CMOS工艺进行物理实现,该译码器芯片面积为3.65 mm²。测试结果表明,该设计满足IEEE 802.11n标准的译码要求。