卷积码Viterbi译码算法的FPGA实现

探讨了卷积码Viterbi译码的FPGA实现问题。在Viterbi译码算法中，提出了减少路径量度的位数和流水线回索法的幸存路径等方法，能有效地减少存储量、降低功耗、提高速度，使得K=7的Viterbi译码算法可在以单片FPGA为主的器件上实现。     

TD-LTE系统咬尾卷积码译码算法研究

在TD-LTE系统中,要获得准确可靠的信道传输,就要在发送端采用差错控制编码。而卷积码作为一种前向纠错技术被应用于很多现代通信系统中,此外采用卷积码编码的数据在接收端通常都采用Viterbi译码来实现。首先介绍了咬尾卷积码编码原理,然后研究了译码的两种方法并在此基础上提出改进算法,最后通过性能仿真以及译码复杂度的比较来分析这三种译码算法。     

Viterbi译码及其DSP算法研究

应用概率译码技术的Ｖｉｔｅｒｂｉ算法是目前对卷积编码和格状编码调制（ＴＣＭ）进行译码的有效手段。本文以对卷积码的译码为例,提出了一种减小复杂度的Ｖｉｔｅｒｂｉ软判决译码算法,并给出了在ＴＭＳ３２０Ｃ５４Ｘ数字信号处理器基础上实现该算法的源码。     

卷积码编码及其Viterbi译码的实现

对3G系统中定义的卷积码编码进行了分析,并以1/2卷积码为例重点讨论了编码和Viterbi译码算法的实现方案。为求系统在保持同等性能条件下可以高效率实现,对Viterbi译码实现中的留存路径更新、数据溢出处理和输出判决部分进行了优化,优化的结果使得系统的性能和效率都有提高。根据仿真结果对系统的性能进行了分析,其结果对系统的工程实现有着重要的参考价值。     

基于Dijkstra算法的卷积码译码算法

卷积码的一般译码算法是齐头并进式的Viterbi算法。本文提出一种基于Dijkstra算法的一马当先式的卷积码译码算法,该算法利用Dijkstra扩散式最短路径算法,得出从开始时刻最先到达结束时刻的最短路径,从而译出发射码,由栅格图最终译出原码。相对于Viterbi算法,该算法实现简单,复杂度与卷积码约束长度无关。     

802.11b中卷积码和Viterbi译码的FPGA设计实现

卷积码是一种重要的信道纠错编码方式,其纠错性能通常优于分组码,目前(2,1,6)卷积码已广泛应用于无线通信系统中,Viterbi译码算法能最大限度地发挥卷积码的纠错性能。阐述了802.11b中卷积码的编码及其Viterbi译码方法,给出了编译码器的设计方法,并利用Verilog HDL硬件描述语言完成编译码器的FPGA实现。使用逻辑分析仪,在EP2C5T144C8芯片上完成了编译码器的硬件调试。     

卷积码编码及其Viterbi译码算法的FPGA实现

探讨了卷积码编码及其Viterbi译码算法的FPGA（Field-Programmable GateArray）实现,根据编码器的结构,分别采用了有限状态机转换的编码法和基于流水线结构的状态转换译码法,有效地提高了编译码的速度.最后给出了（2,1,2）卷积码的编码及其Viterbi译码算法的实验仿真结果。     

一种实现3G卷积码Viterbi译码的优化算法

对3G系统中定义的卷积码编码进行了分析,并以3GPP提出的1/2卷积码为例重点讨论了Viterbi译码算法的实现方案,并对Viterbi译码实现中的留存路径更新、数据溢出处理和输出判决部分进行了优化,优化的结果使得系统的性能和效率有所提高。     

基于OCDMA的新型卷积码译码方案

对光码分多址(OCDMA)的误码特性和卷积码进行研究,根据两者的特点提出了一种新的基于OCDMA多址干扰信道模型的卷积码译码方法.针对这种新型卷积码译码方法的抗误码性和译码速度,将它与原有的维特比(Viterbi)判决译码法进行了横向比较分析.分析结果表明,采用新型译码法可以有效提高卷积码的抗误码性能,同时也可以简化译码时的路径判决程序,降低译码复杂性并提高译码速度.     

电力线通信系统中卷积码和Viterbi译码的FPGA设计实现

阐述了电力线通信系统中卷积码及其Viterbi译码的信道编码方法,给出了（2,1,6）卷积码编译码的设计以及采用VerilogHDL硬件描述语言完成卷积码编译码的FPGA实现方法。     

基于遗传算法的卷积码快速译码

本文提出基于遗传算法(GA)的卷积码快速译码,进行格图上的单向(U-GA)和双向(B-GA)搜索译码.它利用遗传算法的群体多样性好、搜索空间宽广,具有全局优化能力,提高译码质量.通过模拟计算,分析了单向和双向的译码算法和群体规模M对误比特性能P_b的影响.模拟结果表明:在相同译码复杂度下、P_b=10^-6时,与MA算法(编码约束度K=19)相比,该译码算法约有0.5dB性能增益;与VA算法(K=7)相比,B-GA大约有1dB增益.     

卷积码维特比译码算法最佳反馈深度研究

卷积码可以用维特比算法作为译码算法,由于维特比译码器复杂度随着反馈深度的增长成指数倍增长,因而译码反馈深度对译码器的复杂度影响很大甚至可能无法实用,目前有些文献中仅给出了反馈深度的大致范围,但在硬件实现和性能仿真时无法确定一个具体的数值。通过在OFDM系统中运用卷积编码和维特比译码仿真分析发现,维特比译码器反馈深度为卷积码编码器存贮长度的5倍时,既可达到性能和硬件复杂度的良好折衷,又便于实际应用。     

数字视频广播中删除卷积码的优化译码算法

介绍DVB中删除卷积码的编译码方法,同时提出了一种优化译码算法.该算法增强了纠错能力,提高了译码精度,加强了通信系统的可靠性和有效性,尤其对DVB中可变码率的删除卷积码的译码具有很好的实用性.     

一种低复杂度咬尾卷积码译码算法﹡

对于咬尾卷积码的译码,传统的最大似然译码算法需要遍历每个可能的起始状态对应的咬尾格形子图,译码复杂度过高.循环维特比算法是一种有效的低复杂度次优译码算法.通过对循环维特比算法中的循环陷阱进行研究,提出了一种新的循环陷阱检测方法,利用对循环陷阱的检测可以减少冗余迭代;同时利用最大似然咬尾路径对非似然起始状态进行排除,极大的缩小了循环维特比算法中译码搜索空间.在此基础上得到了一种低复杂度的译码算法.     

高编码率维特比译码器的设计

本文提出了一种高编码维特比译码器设计方案，并采用单片机加以实现。因此方案具有一定的实用性。     

基于FPGA的卷积码Viterbi译码器性能研究

基于FPGA的卷积码Viterbi译码器,其性能与译码算法参数设置密切相关。在采用VHDL语言设计实现译码器的基础上,通过仿真,分析了Viterbi译码器参数的设置情况,就幸存路径长度、编码存储度等参数对FPGA译码器性能的影响进行了讨论,并给出了这些参数的最佳取值。对卷积码编译码参数设计具有较好的指导性和实用性。     

衰落信道下卷积码的软判决译码

本文将交织、信道输出软信息、信道特征软信息相结合,研究Rayleigh衰落信道下卷积码的Viterbi软判决译码,在利用和不利用信道状态信息(CSI)两种情况下给出软判决的支路度量计算公式和性能仿真结果,计算了卷积码的性能上界;研究了解调器输出量化门限(量化级数目、量化间距)对译码性能的影响.结果与硬判决译码及AWGN信道的相关结论进行了比较.