ISL81334／41334：高性能超小封装双协议收发器系列

Intersil公司发布新系列单端口或双端口双协议收发器,在微型节省空间的QFN封装中实现较高的ESD (静电放电)额定值和性价比。新系列包括两个双端口IC ISL81334与lSL41334, 以及SL81387与ISL41387两个单端口器件。在紧凑的微型封装内每个收发器具有15kV(HBM)ESD保护,提     

环境与静电对集成电路封装过程的影响

本文主要叙述了半导体集成电路在封装过程中,环境因素和静电因素对IC封装方面的影响,同时对封装工艺中提高封装成品率也作了一点探讨。     

环境与静电对集成电路封装过程的影响

本文主要叙述了半导体集成电路在封装过程中，环境因素和静电因素对IC封装方面的影响，同时对封装工艺中提高封装成品率也作了一点探讨。     

模拟与混合信号

能在多种应用中降低功耗的HV IC；用于照明设备的大功率LED驱动控制器；小封装的ESD保护二极管阵列；新型Z201超高精度Z箔电阻；集成14bit DAC的数字频率合成器；     

怎样避免微电子封装生产车间的静电放电（ESD）现象

文章介绍了微电子封装产品生产车间静电放电（ESD）现象的产生途径和对封装电子元器件的危害，并简要叙述了为避免生产车间的静电放电（ESD）现象应采取的相关防护措施。     

IC设计中的封装问题

在IC设计中如果没有充分考虑封装需要,可能会带来一些问题,甚或影响IC性能。本文将讨论与IC设计有关的一些封装要求。     

基于130 nm SOI工艺数字ASIC ESD防护设计

绝缘体上硅(SOI)工艺具有寄生电容小、速度快和抗闩锁等优点,成为低功耗和高性能集成电路(IC)的首选.但SOI工艺IC更易受自加热效应(SHE)的影响,因此静电放电(ESD)防护设计成为一大技术难点.设计了一款基于130 nm部分耗尽型SOI (PD-SOI)工艺的数字专用IC (ASIC).针对SOI工艺ESD防护设计难点,进行了全芯片ESD防护原理分析,通过对ESD防护器件、I/O管脚ESD防护电路、电源钳位电路和ESD防护网络的优化设计,有效减小了SHE的影响.该电路通过了4.5 kV人体模型ESD测试,相比国内外同类电路有较大提高,可以为深亚微米SOI工艺IC ESD防护设计提供参考.     

产品ESD快速低成本测试方法

静电防护(ESD)测试是半导体集成电路可靠性的重要项目,存在ESD问题会对产品的可靠性造成致命的影响.而由于目前产品的ESD测试,必须经过成品封装后才能进行,这样就无法快速进行产品的ESD认证和评估.介绍了ESD测试中如何利用陶瓷双列直插式封装(ceramic DIP或sB)来快速实现产品的ESD测试.对于一些多管脚芯片产品,举例说明了一种共地连接、分组测试的方法,克服了该封装有管脚数量限制的局限性.该方法简单、低成本、并且可以快速完成.可以极大地减少相对于传统ESD评估或认证的时间和成本,随之也大大缩短了产品的研发认证周期.     

医用MEMS传感器特殊封装技术研究

简要介绍了医用MEMS传感器在物联网应用领域的需求和市场发展趋势。指出MEMS传感器是一种采用微电子和微机械加工技术制造出来的新型传感器。与传统的传感器相比,它具有体积小、重量轻、成本低、功耗低、可靠性高、适于批量化生产、易于集成和实现智能化的特点。这些特点必须通过新型封装技术的开发才能实现,因而提出开发MEMS传感器特殊封装的必要性。介绍了电子血压计传感器特殊封装产品的研发流程,论述了在开发电子血压计传感器特殊封装过程中必须解决的关键工艺技术。同时还系统介绍了特殊封装产品的结构、电路原理、工艺流程和技术开发过程中影响产品质量的各种因素。最后特别提到,电子血压计的MEMS传感器特殊封装技术虽然有别于传统IC封装工艺技术,但部分流程仍然可以和传统IC塑料封装工艺很好地兼容,这对降低MEMS传感器制造成本具有现实意义。     

由版图引起的CMOS ESD保护电路失效的分析

ESD保护电路已经成为CMOS集成电路不可或缺的组成部分,在当前CMOS IC特征尺寸进入深亚微米时代后,如何避免由ESD应力导致的保护电路的击穿已经成为CMOS IC设计过程中一个棘手的问题.光发射显微镜利用了IC芯片失效点所产生的显微红外发光现象可以对失效部位进行定位,结合版图分析以及微分析技术,如扫描电子显微镜SEM、聚焦离子束FIB等的应用可以揭示ESD保护电路的失效原因及其机理.通过对两个击穿失效的CMOS功率ICESD保护电路实际案例的分析和研究,提出了改进ESD保护电路版图设计的途径.     

纳米集成电路的静电放电防护

综述了纳米集成电路片上(On-Chip)静电放电防护(ESD)的研究现状;结合自身流片数据,阐述其ESD防护机理和设计要点。从器件ESD防护机理入手,逐步深入分析阐述了纳米集成电路的新特征、纳米器件的失效机制以及基于体硅CMOS工艺和SOI工艺的基本ESD防护器件。在此基础上,对纳米集成电路ESD主要热击穿失效的热量产生机制、热耗散问题,以及边界热电阻对ESD防护带来的影响进行了分析,提出了利用纵向散热路径和工艺整合方案来提高纳米集成电路中ESD防护器件鲁棒性的有效措施。     

CMOS集成电路中电源和地之间的ESD保护电路设计

讨论了3种常用的CMOS集成电路电源和地之间的ESD保护电路,分别介绍了它们的电路结构以及设计考虑,并用Hspice对其中利用晶体管延时的电源和地的保护电路在ESD脉冲和正常工作两种情况下的工作进行了模拟验证。结论证明：在ESD脉冲下,该保护电路的导通时间为380ns;在正常工作时。该保护电路不会导通．因此这种利用晶体管延时的保护电路完全可以作为CMOS集成电路电源和地之间的ESD保护电路。     

A review on RF ESD protection design

Radio frequency (RF) electrostatic discharge (ESD) protection design emerges as a new challenge to RF integrated circuits (IC) design, where the main problem is associated with the complex interactions between the ESD protection network and the core RFIC circuit being protected. This paper reviews recent development in RF ESD protection circuit design, including mis-triggering of RF ESD protection structures, ESD-induced parasitic effects on RFIC performance, RF ESD protection solutions, as well as characterization of RF ESD protection circuits.     

On a dual-polarity on-chip electrostatic discharge protectionstructure

A novel dual-polarity on-chip electrostatic discharge (ESD) protection structure is designed. The new ESD structure protects IC chips against ESD stressing in the two opposite directions. The ESD structure features symmetric deep-snapback current-voltage (I-V) characteristics, low-impedance active overcurrent discharging path, low holding voltage for overvoltage clamping, fast ESD response of ~0.18 ns, low leakage (~pA), adjustable triggering voltage, and good scalability. It passes 14 KV HBM ESD zapping tests and achieves high ESD-performance-to-Si ratio of ~80 V/μm width. The new ESD structure reduces Si areas consumed by ESD protection units and ESD-induced parasitic effects significantly     

ESD protection design to overcome internal damage on interface circuits of a CMOS IC with multiple separated power pins

This paper reports a real case of electrostatic discharge (ESD) improvement on a complementary metal oxide semiconductor integrated circuit (IC) product with multiple separated power pins. After ESD stresses, the internal damage have been found to locate at the interface circuit connecting between different circuit blocks with different power supplies. Some ESD designs have been implemented to rescue this IC product to meet the required ESD specification. By adding only an extra ESD clamp N-channel metal oxide semiconductor with a channel width of 10 /spl mu/m between the interface node and the ground line, the human-body-model (HBM) ESD level of this IC product can be improved from the original 0.5 to 3 kV. By connecting the separated vertical sync signal (VSS) power lines through the ESD conduction circuit to a common VSS ESD bus realized by the seal ring, the HBM ESD level of the enhanced version IC product with 12 separated power supplies pairs can be significantly improved from original 1 kV up to > 5 kV, without the noise coupling issue.     

CMOS射频集成电路ESD保护的挑战

随着集成电路(IC)T艺进入深亚微米水平,以及射频(Radi0.Frequency,RF)IC工作频率向数千兆赫兹频段迈进,片上防静电泄放(ESD)保护设计越来越成为RF IC设计的挑战.产生这一挑战的关键原因在于ESD保护电路和被保护的RF IC核电路之间存在着不可避免的复杂交互影响效应.本文讨论了RF ESD保护的研究和设计领域的最新动态,总结了所出现的新挑战、新的设计方法和最新的RF ESD保护解决方案.     

一种新型IC保护单元ESD评价方式——TLP测试

集成电路的抗ESD能力主要是通过端口的保护结构组合来实现,如何评价保护结构自身的抗ESD能力,被广大的设计人员所越发重视。文章主要介绍一种新型的集成电路ESD保护结构的抗ESD能力测试方式-TLP（传输线测试）测试方式,文章介绍了TLP测试原理、主要的测试机理以及通过测试实例来解释TLP测试方法的优点,该方法能够准确评价每种ESD保护结构的抗ESD水平,为设计人员提供帮助。文章还把TLP并与常用的器件级ESD评价方法做比较,说明两种方法的不同之处以及相互问的关系。     

CMOS射频集成电路ESD保护的挑战

随着集成电路(IC)T艺进入深亚微米水平,以及射频(Radi0.Frequency,RF)IC工作频率向数千兆赫兹频段迈进,片上防静电泄放(ESD)保护设计越来越成为RF IC设计的挑战.产生这一挑战的关键原因在于ESD保护电路和被保护的RF IC核电路之间存在着不可避免的复杂交互影响效应.本文讨论了RF ESD保护的研究和设计领域的最新动态,总结了所出现的新挑战、新的设计方法和最新的RF ESD保护解决方案.     

Whole-chip ESD protection design with efficient VDD-to-VSS ESDclamp circuits for submicron CMOS VLSI

A whole-chip ESD protection design with efficient VDD-to-VSS ESD clamp circuits is proposed to provide a real whole-chip ESD protection for submicron CMOS IC's without causing unexpected ESD damage in the internal circuits. The efficient VDD-to-VSS ESD clamp circuit has been designed to provide a low-impedance path between the VDD and VSS power lines of the IC during the ESD-stress condition, but this ESD clamp circuit is kept off when the IC is under its normal operating condition. Due to the parasitic resistance and capacitance along the VDD and VSS power lines, the ESD-protection efficiency is dependent on the pin location on a chip. Therefore, an experimental test chip has been designed and fabricated to build up a special ESD design rule for whole-chip ESD protection in a 0.8-μm CMOS technology. This whole-chip ESD protection design has been practically used to rescue a 0.8-μm CMOS IC product with a pin-to-pin HBM ESD level from the original level of 0.5 kV to become above 3 kV     

Electrostatic discharge in semiconductor devices: an overview

Electrostatic discharge (ESD) is an event that sends current through an integrated circuit (IC). This paper reviews the impact of ESD on the IC industry and details the four stages of an ESD event: (1) charge generation, (2) charge transfer, (3) device response, and (4) device failure. Topics reviewed are charge generation mechanisms, models for ESD charge transfer, electrical conduction mechanisms, and device damage mechanisms leading to circuit failure