双核SoC芯片扫描链测试设计与实现

针对芯片生产过程中可能引入短路和断路等制造缺陷的问题,实现了基于扫描链测试的双核SoC芯片可测性设计电路。根据双核SoC中DSP硬核、CPU软核特点采用不同的扫描链设计方案：利用DSP硬核中已有扫描链结构,将DSP测试端口复用到芯片顶层端口,在CPU软核和其它硬件逻辑中插入新的扫描链电路。扫描链测试支持固定型故障测试和时延相关故障测试。针对时延故障测试,设计了片上时钟控制电路,利用PLL输出高速时钟脉冲进行实速测试。采用自动测试向量生成工具产生测试向量,结果表明,芯片固定型故障的测试覆盖率可以达到97.6%,时延故障测试覆盖率可以达到84.9%,满足芯片测试覆盖率要求。     

扫描设计中扫描链的优化

提出了扫描法可测性设计中扫描链的优化方法。采用交迭测试体制和区间法能快速求出最优解。对于确定的测试向量集，用该方法构造的扫描链能使电路总的测试时间最少。     

边界扫描测试技术及其应用

边界扫描技术是一种完整的、标准化的可测性设计方法，它提供了对电路板上元件的功能、互连等进行测试的一种统一方案，极大地提高了系统测试的效率。本文详细介绍了边界扫描测试的原理、结构，讨论了边界扫描测试技术的应用。     

系统级的可测性设计

随着IC设计的不断发展，SoC由于其可重用性而被广泛应用，这使得可测性设计（DFT）也被提高到系统级的高度。从顶层模块考虑，必须对不同模块采用不同的测试策略，合理分配测试资源。该文通过实例，提供了一种可行的系统级DFT方案。     

基于边界扫描的星载计算机可测性设计

叙述了可测性设计（Design For Test／Testability，DFT）的概念和常见方法，其中边界扫描技术是目前应用最为广泛的可测性设计方法。本文在对边界扫描技术的基本原理予以介绍后，结合星载计算机的特点设计了一种基于边界扫描的可扩展的层次化可测性设计结构，能够通过边界扫描进行芯片级、板级乃至系统级的测试。     

基于微处理器的可测性设计

由于微处理器结构复杂，测试困难，作者在微处理器设计中插入内建自测试（BIST）电路，对指令译码部件的可编程逻辑阵列（PLA）电路和执行部件的控制只读存储器（CROM）电路进行测试。模拟结果表明，微处理器可分别在测试模式与正常工作模式下运行。在测试模式下，微处理器芯片中近40％的晶体管可用自检办法解法。     

ASIC的可测性设计

随着ＶＬＳＩ的发展，可测性将成为芯片设计的主要依据。本文论述了ＡＳＩＣ可测性设计的三种方法，并对三种方法作出了比较，最后给出了一个实用的可测性设计环境下ＴＥＮ。     

扩展相容性多扫描树的设计

针对实际电路具有多个扫描输入的情况，设计出一种新的具有多个扫描输入的扫描树结构，该结构能有效降低测试应用时间和平均测试功耗。实验结果表明，当有两个扫描输入时，测试应用时间最高可降低52．4％，平均功耗最高可降低60．8％。     

扩展相容性多扫描树的设计

针对实际电路具有多个扫描输入的情况,设计出一种新的具有多个扫描输入的扫描树结构,该结构能有效降低测试应用时间和平均测试功耗。实验结果表明,当有两个扫描输入时,测试应用时间最高可降低52.4%,平均功耗最高可降低60.8%。     

基于IDDQ扫描的SOC可测性设计

超深亚微米工艺和基于可复用嵌入式IP模块的系统级芯片(SoC)设计方法使测试面临新的挑战,需要研究开发新的测试方法和策略;本文首先介绍了在CMOS集成电路中的IDDQ测试方法,介绍其基本原理,展示了测试的优越性,CMOS IC本质上是电流可测试,IDDQ和功能测试相结合,可大大改善故障覆盖率,提高测试的有效性;最后提出了一种基于IDDQ扫描的SOC可测性方案,是在SoC扫描测试中插入IDDQ的测试方法,这是一种基于BICS复用的测试技术,并给出了仿真结果最后得出结论。     

基于边界扫描的测试技术

鉴于工程实践中对边界扫描技术的忽视,分析了它在实际使用中存在的误区,介绍了边界扫描接口的定义及其具体硬件结构,阐述了边界扫描的工作原理。并分析总结了其用于实际测试中的作用与优点,提出了对边界扫描测试进行优化时需要注意的方面．以利于更好地普及应用。     

基于边界扫描的测试技术

鉴于工程实践中对边界扫描技术的忽视,分析了它在实际使用中存在的误区,介绍了边界扫描接口的定义及其具体硬件结构,阐述了边界扫描的工作原理。并分析总结了其用于实际测试中的作用与优点,提出了对边界扫描测试进行优化时需要注意的方面,以利于更好地普及应用。     

边界扫描测试优化算法

分析全0(1)+01(10)并行序列算法、极大权值极小相异性算法、自适应完备诊断算法和遗传算法4种边界扫描测试生成算法,对比其各自的优缺点。通过DEMO板互连测试,对比测试时间和紧凑性指标,结果表明遗传算法是相对最优的算法,能生成具有抗征兆误判能力且紧凑性较好的测试矢量。     

Low Cost Scan Test by Test Correlation Utilization

Scan-based testing methodologies remedy the testability problem of sequential circuits; yet they suffer from prolonged test time and excessive test power due to numerous shift operations. The correlation among test data along with the high density of the unspecified bits in test data enables the utilization of the existing test data in the scan chain for the generation of the subsequent test stimulus, thus reducing both test time and test data volume. We propose a pair of scan approaches in this paper; in the first approach, a test stimulus partially consists of the preceding stimulus, while in the second approach, a test stimulus partially consists of the preceding test response bits. Both proposed scan-based test schemes access only a subset of scan cells for loading the subsequent test stimulus while freezing the remaining scan cells with the preceding test data, thus decreasing scan chain transitions during shift operations. The proposed scan architecture is coupled with test data manipulation techniques which include test stimuli ordering and partitioning algorithms, boosting test time reductions. The experimental results confirm that test time reductions exceeding 97%, and test power reductions exceeding 99% can be achieved by the proposed scan-based testing methodologies on larger ISCAS89 benchmark circuits.     

采用片内PLL实现实速扫描测试的方案

提出了一种采用片内PLL实现实速扫描测试的方案.在该方案中,移入测试向量时使用测试仪提供的时钟,激励施加和响应捕获采用片内PLL生成的高速时钟,降低了实速扫描测试对测试仪时钟频率的要求.在AC'97音频控制器电路上进行的实验,证实了该方案的可行性.     

边界扫描测试算法的分析与优化

伴随着电子技术和边界扫描测试技术的飞速发展,新的边界扫描测试算法也在不断涌现;而边界扫描测试的算法,一般都是指在互联模型的基础上,边界扫描测试向量的生成算法;生成合理的测试向量集可以以最短的测试时间来覆盖尽可能多的故障;从对一些常用的边界扫描测试算法进行了粗略的分析,到后来对等权值算法和二进制计数算法进行了详细的分析,通过引入和分析边界扫描测试算法的定理、公式以及推论等,分别提出了等权值优化算法和权值递加算法;与优化前的算法作为比较,等权值优化算法降低了征兆混淆出现的概率,而权值递加算法同时降低了征兆误判率和征兆混淆率;综合分析,新的算法更好的权衡了测试向量集的完备性指标和紧凑型指标。     

边界扫描测试的软件实现

随着芯片集成度和印刷电路板复杂度的不断提高，边界扫描测试技术在芯片故障检测中的应用越来越广泛。该文在分析IEEE JTAG标准和并口标准的基础上，设计开发了边界扫描测试软件。引入Access为后台数据库，实现了多种芯片的故障检测功能；介绍了边界扫描测试的基本原理和结构；讲述了BST软件设计中精确时钟控制、管脚查找、显示管脚波形等设计方法。以Altera的ep1c6q240器件为例，介绍了整个边界扫描测试过程。     

扫描链故障确定性诊断向量生成算法

扫描技术是一种广泛采用的结构化可测试性设计方法,是提高测试质量的有效手段.但由于扫描链及其控制逻辑可能会占到整个芯片面积的30%,因此扫描链故障导致的失效可能会达到失效总数的50%.提出一种扫描链故障确定性诊断向量生成算法:首先建立了诊断扫描链故障的电路模型,利用该模型可以采用现有固定型故障测试生成工具产生扫描链诊断向量;然后提出一种故障响应分析方法,以有效地降低候选故障对的数量,从而在保障诊断质量的前提下减少诊断向量数目,缩短了诊断过程的时间.实验结果表明,在测试诊断精确度、故障分辨率和向量生成时间方面,该算法均优于已有的扫描链诊断向量生成方法.     

模拟电路边界扫描功能性测试模型研究

边界扫描技术在数字电路中已经基本成熟,但在模拟电路中还涉足较少。为了提高模拟电路系统的可靠性和可测性设计,对模拟电路面向功能性测试的边界扫描模型进行了研究,结合IEEE1149.1标准框架结构和IEEE1149.4标准混合信号测试总线思想,提出了利用数字寄存器控制模拟开关的边界扫描单元结构,设计了面向功能测试的模拟电路边界扫描模型,简化了测试存取口,降低了测试难度,同时构建了模型测试平台,实现了模型的功能测试功能。