改善数字扩频接收机本地载波相位跳变的方法

在扩频通信中,数字扩频接收机是关键设备之一,其时钟同步和载波同步均以数字方式实现,由于本地时钟同步过程中不可避免地会产生时钟抖动,引起本地载波相位跳变,进而造成接收机性能下降。文章介绍一种改善数字扩频接收机由于时钟调整引起的本地载波相位抖动、波形畸变的方法,建立一个相位补偿模块,置放在数控振荡器内,用以减小相位抖动和波形畸变,从而提高接收机的性能。     

基于DSP+FPGA的扩频接收机快捕技术

提出一种在接收信号具有显著的多普勒频移的不确定性条件下,采用全数字的、适宜于扩频码和载波快速同步的新型扩频接收机结构。该接收机能在极短时间内建立快速同步,有效地实现实时突发通信。     

直扩定位中频数字接收机实现的几个关键问题

介绍了直接扩频序列扩频定位系统的中频数字接收机的设计和实现 ,讨论了该中频数字化接收机的几个关键问题 ,包括中频数字化、数字下变频、PN码捕获和载波同步 ,并给出了他们的 FPGA的解决方案     

数字Costas环的设计与实现

针对扩频系统的载波同步,研究了数字Costas环的设计和实现方法。介绍了数字Costas环的结构、实现载波同步的基本方法。以二阶环为例,分析了数字锁相环的环路滤波器的参数设计方法,为数字Costas环的设计提供了参考。提出了在高速信号处理板(以FPGA和DSP为基础)中数字Costas环的实现方案,经工程验证,能够实现载波同步,解调出所需信号。     

直扩遥测中频数字接收机的实现

介绍了直接序列扩频遥测系统的中频数字接收机的设计与实现，给出了基于FPGA实现数字下变频、伪码捕获与跟踪、载波同步等关键问题的解决方案。     

一种基于差分相干积累的扩频信号开环同步捕获方法

将全数字接收机的结构引入到扩频接收机中,用一种前向的并行处理结构来代替传统码延迟锁定环的反馈结构,采用差分相干积累的方法捕获低信噪比扩频信号的伪码相位.仿真结果表明,这种方法能快速可靠地捕获低信噪比扩频信号的码同步,可以应用于开环的全数字扩频接收机中.     

一种突发直扩接收机的快速载波同步方案

在突发直接序列扩频接收机中,当捕获信号后,需要在较短的导频符号长度内快速实现载波同步,结合所涉及的项目,为了达到这一目的,采用了一种FFT校频＋锁频环＋数字Costas环的快速载波同步方法;并在项目指标所要求的信噪比下,在Matlab上做了算法仿真实验;仿真结果表明该方法可以在规定导频序列长度内快速实现载波同步,实现用户数据的正确解调;该方法具有可纠正频偏范围大,实现同步速度快,方法结构简单,能在低信噪比环境下稳定工作的特点。     

数字调制信号接收技术

为了实现对多种数字信号的解调,设计了一种全数字接收机体制。对通用环载波同步方法及内插滤波码元同步方法进行了深入分析和设计。仿真结果表明,在误比特率为10-4时,所需Eb/N0比理论值高2 dB。基于通用环和内插定时技术的全数字接收机适用于对PSK,QAM数字调制信号的接收解调,满足数字VSLI硬件实现高集成度、小型化接收机的要求。     

基于软件无线电的直接扩频序列接收机新方案

在低信噪比的低压电力线通信环境中,使用传统的扩频解调方法,不易提取同步载波。针对这一问题,提出一种基于软件无线电结构的直接扩频序列（Dsss）接收机方案。该方案以带通采样定理为依据,结合A／D转换器和数字低通滤波器,无需提取同步栽波即可完成已调信号的解调,并在基带完成信号的解扩。通过理论和仿真证明,该方案开销低,抗噪性能强,适合在恶劣的通信环境中使用。     

中频数字化直接序列扩频接收机的实现

给出了统一信道直接序列扩频通信系统的中频数字化接收机的实现方案。采用该方案所实现的直接序列扩频通信系统的载波与伪随机码的捕获分别采用了FFT辅助捕获技术,载波的跟踪采用了数字CPAFC环路牵引,数字COST-AS环路精确跟踪技术,伪码跟踪采用的是数字DLL环路实现。系统中I通道采用可编程GOLD扩频,Q通道采用截断m序列直扩,并置截断m序列与GOLD码具有相同速率、倍周期的关系,以简化系统伪码的同步电路设计。最后,讨论了该系统应用于扩频测距时,测量数据的"置中值"处理方法。     

利用采样点选择法实现DS-CDMA中频接收机的码片同步

在ＤＳ－ＣＤＭＡ接收机中,正确解调的首要条件是实现本地扩频码与发送扩频码的码片同步。本文根据全数字接收机的实现方式和扩频解调的特点,提出了一种新颖的码片同步方式一采样点选择法。文中大致介绍了ＤＳ－ＣＤＭＡ全数字中频接收机的结构,重点讨论了利用采样点选择法实现码片同步的可行性,采样点选择法的性能。     

扩频通信系统干扰及其仿真技术

扩展频谱技术有多种基本实现方式,本文主要介绍的是直接序列扩频技术,特别针对二进制的PSK调制解调技术,直接序列扩频系统的抗干扰能力分析与直接序列扩频系统的同步方法,并进行了相关仿真分析。     

一种改进型PN码定时跟踪环

该文提出和研究了一种用于直接序列扩频系统的全数字非相干PN码定时跟踪环,除利用超前/滞后支路相关值的差别外,它还利用了准时支路的相关值信息。理论分析和仿真结果表明,在典型AWGN信道条件下,新方案改善了环路性能,并且算法复杂度明显降低。     

A digital chip timing recovery loop for band-limiteddirect-sequence spread-spectrum signals

Migration towards a full-digital implementation of modems is currently one of the main trends in transmission systems design. The authors describe a noncoherent all-digital delay lock loop (DDLL) suited for chip timing synchronization in band-limited direct sequence spread spectrum (DS/SS) systems, and they thoroughly analyze its performance. The key features of this novel scheme are represented by its low-complexity processing section together with its good tracking capability. Analytical expressions for the DDLL S-curve and steady-state timing jitter are derived and confirmed by a time-domain computer simulation. Furthermore, the Mean Time to Lose Lock (MTLL) of the loop is evaluated and some numerical results are reported. The proposed chip timing synchronization scheme reveals also an improved tracking performance when compared to the traditional analog DLL for rectangular chip DS/SS signals     

多进制扩频系统性能分析与仿真

通过对多进制扩频系统的研究,仿真出几种不同进制下的误比特率曲线,与传统直接序列扩频进行了性能比较,并对采用不同信道编码的16进制扩频系统进行性能仿真,得出多进制扩频系统适合采用的信道编码。在抗单频干扰的通信模型下,仿真并分析了采用信道编码的16进制扩频系统的抗单频干扰能力,进一步说明多进制扩频具有良好的性能,适合应用于带宽受限的测控系统。     

CNN混沌扩频通信系统的性能研究

本文把细胞神经网络（CNN）理论应用于混沌扩频通信系统（CSSS），研究了细胞神经网络实现脉冲式混沌同步的可行性，指出能否同步与同步脉冲的能量有关，而且用CNN产生了性能优良的二值和多值随机码，并对系统的抗多址和多径干扰的性能进行了研究。通信系统的仿真实验表明，CNN能够很好地应用于扩频通信系统。     

The Generalized Delay-Locked Loop

The delay-locked loop (DLL) is a synchronization device that is widely used for PN-code tracking in spread spectrum systems. The error detector characteristic (S-curve) of the DLL has a major impact on the performance. Using more than two correlators will extend the tracking range of the S-curve. The Generalized DLL (GenDLL) theory provides a concept to analyze a large class of DLL configurations including the classical DLL. The focus of the performance criteria is on tracking jitter and the mean time to lose lock (MTLL). It is shown that the MTLL can be considerably improved by using extended S-curves. However, the tracking jitter is increased by additional correlators. The tradeoff between the two criteria is explained. With the GenDLL theory loop configurations can be designed having both low tracking jitter and high loop robustness against loss of lock.     

A contribution to fast telecommunication system conception: Application to a DS-SS tracking stage improvement

This paper presents an improvement of the synchronization and tracking stages of a direct sequence spread spectrum (DS-SS) communication system to reduce the acquisition time. We propose a multi-branches solution, implanted in a virtual prototype for a home automation application. The virtual prototype is based on the VHDL-AMS high-level language and the most significant physical parameters will be transferred at a high level. Finally, acquisition time simulations are compared to other classic methods and synthesis results dedicated to a real FPGA prototype are also presented.     

Noncoherent delay-lock tracking loop for chip-interleaving DS SSsystem

A noncoherent delay-lock loop (DLL) is proposed for code tracking in chip-interleaving (CI) direct sequence (DS) spread spectrum (SS) systems. Analyses show that the proposed loop achieves the same code-tracking performance as the traditional noncoherent DLL does for conventional DS SS systems     

基于Simulink的直接序列扩频通信系统仿真设计

以Matlab提供的可视化仿真工具Simulink搭建直接序列扩频通系统仿真模型,利用Simulink对直接序列扩频通系统的发射机模块和接收机模块进行仿真设计,通过传输过程中各个波形和频谱变换图,研究直扩系统误码率、信噪比和扩频增益的关系。在给定的仿真条件下,运行测试仿真模型,结果表明,该系统信噪比较高,性能较好,且在误码率保持不变的情况下,增加直扩通信系统的扩频增益可以增加输出端的信噪比。