智能温度传感芯片中Δ-Σ调制器的设计

从模数转换的基本理论出发,在对一阶Δ-Σ调制器原理深入解析的基础上,得到Δ-ΣADC动态输入范围的计算方法。利用Matlab simulink建立了二阶Δ-Σ调制器系统模型,对调制器电路进行仿真和参数优化,对其性能进行了有效评估。使用轨对轨折叠式共源共栅运算放大器作为调制器的积分器,增大了调制器的动态输入范围;设计的高速比较器将NMOS负载管交叉耦合从放大器输出端引入正反馈,提高了转换速度。设计实现了一款适用于14 bit温度转换芯片的二阶△-∑调制器,信噪比SNR可达87 dB。     

一种低功耗音频三阶级联Δ∑调制器设计

本文设计了一种基于数字音频系统应用的低功耗2-1三阶级联1位Δ∑调制器.电路采用SMIC 0.25um数字CMOS工艺进行设计.仿真结果表明,当输入幅值为1.5V、频率为1KHz正弦波信号、采样率为3.2MHz时,该调制器的SNR和SNDR分别为104dB和96.2dB,而整个调制器的功耗仅为6.18mw.     

两通道时间交织∑△调制器研究及仿真

设计了一个二阶双通道时间交织∑△调制器的系统结构并用SIMULINK对其进行系统仿真.阐明了此结构的设计理论依据及方法,同时从带宽和SNDR等方面与传统∑△调制器进行了比较.     

高阶多位∑-△调制器设计方法研究

∑-△调制器作为数字D类功放的一个重要模块,性能的高低直接影响着数字D类功放的总体性能.针对目前所存在的高阶多位∑-△调制器的噪声传递函数(NTF)设计方法对最大稳定输入幅度所产生的限制条件比较苛刻,造成所设计的NTF往往不是最优的情况,提出一种基于多变量优化理论和新的稳定性判定方案的高阶多位∑-△调制器NTF设计方法,并设计了一个用于数字D类功放的8阶5位∑-△调制器.仿真结果表明,多位∑-△调制器性能优于使用传统设计方法设计的∑-△调制器,完全满足高性能数字D类功放需求.     

分数频率合成器中数字∑△调制器的设计

本文介绍了分数频率合成器中，数字∑△调制器设计应考虑的因素，描述了四种不同结构的数字∑△调制器，最后对其中一种结构进行设计并用FPGA来实现。     

采用∑-△调制器实现的电源控制器

时二阶1位∑-△调制器原理、系统稳定性进行了分析.由于∑-△调制器采用了过采样技术,能对基带内噪声进行整形,因此输出的信号具有高信噪比.在此基础上,将其应用于DC-DC控制器,设计出了一种数字调制方式降压型直流一直流控制器.这种转换器采用离散时间的∑-△调制器实现,采样频率为10MHz.与传统模拟调制方式的控制器相比,具有高信噪比.易于补偿等特点.     

一种改进的数字PWM发生器非线性误差预校正方法

本文针对数字D类功放中数字脉冲宽度调制（Pulse Width Modulation,PWM）发生器本身含有的非线性,提出一种改进的数字PWM发生器非线性误差预校正方法。该方法利用∑-Δ调制器特性对原方法校正因子的计算公式进行改进,使其可在校正数字PWM发生器产生的非线性误差的同时,解决了原方法由于对∑-Δ调制器加入的校正因子能量往往过大导致积分器输出饱和甚至震荡从而造成系统性能下降的问题。在所提方法基础上设计了一个数字D类音频功放系统,实验结果表明使用该方法得到的校正因子能量远小于使用原有数字PWM发生器非线性误差预校正方法得到的校正因子能量,且基本消除了数字PWM发生器产生的非线性误差。     

WBAN中△-∑调制器的设计及纳米级实现

基于15 bit字长累加器和预设LSB噪声抑制技术,在90 nm CMOS工艺下对MASH结构△-∑调制器进行了优化设计和实现.实验结果表明,优化后的△-∑调制器能够在噪声抑制性能、器件尺寸及功耗上达到最优化的平衡,器件尺寸仅为40.5 μm×45 μm,功耗仅为34 μW,满足无线人体局域网器件微型化和超低功耗的严格要求.作为阶段性研究,实验结果为下一步无线收发器的设计提供了重要的理论及设计参考.     

频率合成器中Σ-Δ调制器的设计与实现

本文首先介绍了Σ-Δ调制技术的基本原理,分析了一阶及高阶Σ-Δ调制器,最后结合一阶Σ-Δ调制器,给出了在FPGA器件上实现Σ-Δ调制器的设计。仿真结果表明,设计实现了Σ-Δ调制器,通过控制分频器实现了小数分频,方法简单易行。与运用Matlab软件仿真的结果完全一致,并进一步证实了高阶数字Σ-Δ调制对量化相位噪声的高通整形特性,从而有效地解决了小数分频频率合成器中的小数杂散问题,具有很高的实用性。     

∑-△结构调制器的仿真分析

本文针对∑-△结构的调制器的工作原理,结合数字调制解调的关键技术,利用MATLAB中的∑-△工具箱建立∑-△调制器模型对∑-△结构进行仿真。通过分析调制器的信噪比来研究分析∑-△结构的调制器。     

过采样∑-△ADC中∑-△调制器分析与研究

分析并讨论了过采样∑-△ADC中过采样技术和噪声整形技术的工作原理,∑-△调制器的级数对整形效果的影响及调制器的结构选择,并用MATLAB语言的simulink工具箱进行了系统级的仿真.     

一种用于ADSL的高精度调制器的建模与仿真

要模数转换问题的研究中,介绍了∑-△调制器的过采样和噪声整形技术,为提高转换精度和速率,提出了一个采用四阶级联结构和∑-△调制技术实现高精度的调制器的行为级模型,根据影响建模的各种非理想因素,对各种实际非理想因素(例如开关热噪声、时钟抖动、运放的有限直流增益等)通过优化系统参数之后,可以得到一个用于ADSL设计中的高精度∑-△调制器行为级模型。并在MATLAB下对其仿真验证,结果表明为实际设计提供了依据。调制器在基带带宽1.5MHz、24倍过采样率条件下,系统的信噪比达到87dB,精确度可达14比特。     

过采样Σ-Δ ADC中Σ-Δ调制器分析与研究

分析并讨论了过采样Σ-ΔADC中过采样技术和噪声整形技术的工作原理,Σ-Δ调制器的级数对整形效果的影响及调制器的结构选择,并用MATLAB语言的simulink工具箱进行了系统级的仿真。     

基于FPGA的∑-△ADC转换器的设计和实现

针对瞬时采样方法只适合变频器模拟量比较平滑且采样频率较高的场合和平均值采样法要求采样频率高、运算速度快的问题,设计了一种基于FPGA的∑-△ADC转换器,介绍了∑-△ADC转换器的结构原理和Sinc3滤波器的设计.该转换器将∑-△调制器和FPGA有效结合,既提高了采样精度,也提高了模拟信号传输的抗干扰能力及检测装置耐压的能力.实验验证了该转换器的正确性.     

一种电流型积分器自动调节系统设计

本文给出一种用于电流型连续时间Σ/Δ调制器(Σ/Δmodulator)中的跨导积分器(OTA-C integrator)的自动调节系统.该系统由原Σ/Δ调制器中跨导器,积分器及反馈数模转换器(feedback DAC)的复制品,峰值检测器(peak detector)和反馈放大器组成.该系统已在0.18μm标准CMOS工艺下经过仿真.仿真结果显示对于1GHz过采样时钟频率的Σ/Δ调制器,该系统能够将由于积分器各参数变化引起的输出幅度变化减小一个数量级以上.     

A low voltage ∑-△ modulator using switched-current technique

基于全差分开关电流存储单元,设计了一种二阶开关电流∑-△调制器.采用标准0.18 μm数字CMOS工艺,在spectre仿真器下进行优化仿真.实验表明,调制器在1.8V工作电压、5 MHz采样频率、125倍过采样率下,输出波形与Matlab下的行为仿真波形接近,具备调制功能并达到12 bit分辨率.与类似研究相比,本设计在相当的分辨率条件下,实现了低电压工作.     

FPGA在锁相频率合成中的应用

介绍了∑-△调制频率合成器的原理、实现方法及∑-△调制器的FPGA实现。     

应用于音频放大器的多位∑-△调制器的设计

为在低过采样率下设计出高性能的调制器,通过采用级间反馈和1位AD/DAC与多位AD/DAC的混合设计,降低多位DAC非线性化而带来的噪声,进一步改善输出信号的信噪比.提出了一种应用于数字音频放大器中的多位∑-△调制器结构.     

WBAN中Δ-Σ调制器的设计及纳米级实现

基于15 bit字长累加器和预设LSB噪声抑制技术,在90 nm CMOS工艺下对MASH结构Δ-Σ调制器进行了优化设计和实现。实验结果表明,优化后的Δ-Σ调制器能够在噪声抑制性能、器件尺寸及功耗上达到最优化的平衡,器件尺寸仅为40.5μm×45μm,功耗仅为34μW,满足无线人体局域网器件微型化和超低功耗的严格要求。作为阶段性研究,实验结果为下一步无线收发器的设计提供了重要的理论及设计参考。     

数字∑-△调制器的FPGA设计与实现

∑-△调制器采用过采样和噪声整形技术,能够在一位量化的情况下保证较高的精度,时后续数字信号处理具有极大的吸引力.本文采用数字化技术,用FPGA实现了一个一阶的数字∑-△调制器,输入为8位信号,FPGA快速方便的特点非常适合这种调制器的实现.